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并行CRC-32校验码生成算法研究及其实现

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摘要

在分析串行结构CRC生成算法的基础上,提出了一种高效的8bit并行CRC-32校验码生成算法.利用该算法在特定FPGA芯片上实现了任意字节的CRC-32校验码的生成模块,该模块仅占用93个逻辑单元,最高数据吞吐量可达2 400Mbps.

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来源
《电子技术应用》 |2007年第5期|121-123|共3页
作者
郭熙业; 苏绍璟; 王跃科;
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作者单位

国防科学技术大学,机电工程与自动化学院仪器系,湖南,长沙,410073;

国防科学技术大学,机电工程与自动化学院仪器系,湖南,长沙,410073;

国防科学技术大学,机电工程与自动化学院仪器系,湖南,长沙,410073;

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原文格式 PDF
正文语种 chi
中图分类计算技术、计算机技术;
关键词
并行; CRC-32; 状态转移矩阵;

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