基于VPX总线的脑神经信号实时处理系统硬件设计

摘要

近年来，世界各国均高度关注脑科学研究和脑机接口技术，并把其作为未来科技发展的研究重点，欧美等国均正式公布进行脑科学研究计划，且取得了重大应用成果，例如基于脑机接口技术的医疗用假肢可以解决残障患者的运动障碍问题。随着需求的发展，对脑机接口系统神经解码准确性和实时性的要求越来越高。提高神经解码准确性的方法一般是增加采集神经信号数量。提高神经解码实时性的方法是研发具有高速计算能力的脑神经信号实时处理系统，缩短信号处理时间。
　　针对脑神经信号解码对准确性和实时性的高要求，本文设计了基于VPX总线架构结合高速串行交换技术的脑神经信号实时处理系统。系统以高性能众核DSP处理器为核心，具有强大的数据处理能力，通过千兆以太网接收脑神经数据，实现神经信号的实时处理及任务分发，系统通过RapidIO高速串行总线完成处理数据的交互，交互带宽高达10G，实现神经解码算法的分布式计算，最终进行计算结果的汇聚并发送给脑机接口的下一环节，实现脑机接口系统的实时闭环控制。基于VPX的脑神经信号实时处理系统是脑机接口系统中神经解码环节的重要设备。
　　经测试，本文基于VPX总线的脑神经信号实时处理系统，能在100ms以内按照特定神经解码算法完成对64通道以上数据的神经解码，并且解码结果准确，系统满足准确性和实时性的要求。

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致谢

摘要

1 绪论

1．1 课题的背景和意义

1．2 相关研究概述

1．2．1 脑机接口

1．2．2 Serial Rapid IO

1．2．3 VPX总线

1．2．4 TI片上系统66AK2H06

1．3 课题研究内容和文章组织结构

1．3．1 课题研究内容

1．3．2 文章组织结构

2 系统硬件总体架构设计

2．1 系统需求分析

2．1．1 系统输入输出信号分析

2．1．2 算法介绍

2．1．3 资源评估

2．2 系统硬件整体方案设计

2．2．1 系统总体架构

2．2．2 信号处理板功能模块划分

2．2．3 芯片选型

2．3 本章小结

3 系统硬件详细设计

3．1 信号处理模块设计

3．1．1 DDR3 SDRAM接口

3．1．2 SRIO接口

3．1．3 千兆以太用接口

3．1．4 RS232接口

3．1．5 SPI Flash接口

3．1．6 I2C接口

3．1．7 JTAG调试接口

3．1．8 其它外围设备

3．2 数据交换模块设计

3．3 系统时钟设计

3．4 供电电路设计

3．5 系统硬件实现

3．5．1 PCB布局

3．5．2 PCB布线

3．5．3 PCB设计结果

3．6 本章小结

4 系统测试

4．1 电源测试

4．2 信号测试

4．3 系统功能测试

4．3．1 测试方法概述

4．3．2 预测流程

4．3．3 预测结果验证

4．3．4 软件评测

4．3．5 结果分析

4．4 本章小结

5 总结与展望

5．1 总结

5．2 展望

参考文献

作者简历