关于智能电表的时钟数据恢复集成电路实现方法的研究

摘要

本论文主要进行的是低相位噪声，应用于智能电表的时钟数据恢复电路(CDR)的研究。文中使用了高性能电荷泵，相比其它CDR电路具有稳定性高，噪声小等优点。
　　目前市场上的智能电表大都使用无线模块进行收发信号，而不是使用智能电网进行通信，这会使智能电表的成本增加，同时抗干扰性也不好，本论文研究的智能电表是将智能电网中的控制信号解调出来，便于进行后端信号处理工作。通过利用的现有的资源，极大的降低了成本。既然智能电表是智能电网的终端，那么通信的频率就由智能电网决定，因此智能电网需要有通信的能力。电力线通信技术(PLC)也己逐步进入我们的生活中了，电力线通信是利用5M～30M频带范围传输信号。在数据的传送时，利用高斯滤波最小频移键控(GMSK)或正交频分多路复用(OFDM)调制技术将数据进行调制，然后在电力线上进行传输，在接收数据时，首先通过滤波器将把调制信号滤除，然后再经解调，就可得到原来的通信信号。智能电表就是在传统的电表的基础上将电力线上的信号解调，读出信号内容接收指令的终端，同时也可以发送信号，由于电力线通信在一根线上只传输数据，智能电表在处理信号时必须将其时钟信号与数据解调出来以便设备能同步处理数据。
　　本文就是针对以上电网的频段设计相应的时钟数据恢复电路，首相进行理论分析计算出各个模块的参数，然后进行优化设计，为实现此系统，本文设计了鉴频鉴相器(PFD)模块，电荷泵(CP)模块，环路滤波器(LPF)模块，压控振荡器(VCO)模块。
　　整体设计采用350nm工艺，使用麻省理工大学(MIT)的PLL工具进行建模，然后用cadence公司的Spectre软件对电路进行仿真设计和优化。其压控振荡器的输出频率范围是5M～30MHz，稳定时间在2us内，占空比在（50±2）％之间，功耗5mW的时钟数据恢复电路。

目录

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摘要

第一章 前言

第一节 选题的背景和目的

第二节 锁相环的功能简单介绍

第三节 锁相环的分类

第四节 本论文的创新点及组织结构

第二章 时钟数据恢复电路架构及其原理分析

第一节 时钟恢复电路的组成及其原理分析

第二节 锁相环的原理分析及模块的介绍

2．2．1 鉴相器原理及结构

2．2．2 鉴频鉴相器的原理及结构

2．2．3 鉴频其鉴相器的非理想效应

2．2．4 电荷泵的原理及结构

2．2．5 电荷泵的拓扑及非理想因素

2．2．6 滤波器的原理及结构

2．2．7 压控振荡器的原理及结构

第三章 锁相环的线性模型

第一节 锁相环数学模型的推导

3．1．1 PLL数学模型的推导

3．1．2 PLL噪声传递函数的推导

第二节 使用CPPSim软件进行系统建模

3．2．1 使用PLL Design Assistant进行建模分析

3．2．2 使用Sue2进行行为级分析仿真

第四章 锁相环电路的设计与仿真

第一节 鉴频鉴相器的设计与仿真

4．1．1 鉴频鉴相器的电路设计

4．1．2 鉴频鉴相器的仿真

第二节 电荷泵锁的设计与仿真

4．2．1 电荷泵的电路设计

4．2．2 电荷泵的仿真

第三节 环路滤波器的设计与仿真

4．3．1 环路滤波器的电路设计

4．3．2 环路滤波器的仿真

第四节 压控振荡器的设计与仿真

4．4．1 压控振荡器的电路设计

4．4．2 压控振荡器的仿真

第五节 整体电路的设计与仿真

第五章 总结与展望

参考文献

致谢

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