基于高速数据采集的NoC路由器设计

摘要

随着半导体技术工艺的提高，片上网络规模不断扩大，单一芯片的处理功能也变得日益复杂，而传统片上系统在设计过程中并行通信性能差和全局时钟难以同步等问题。片上网络(Network_on_Chip,NoC)的出现从根本上解决了传统片上系统在设计时遇到的问题。NoC以其出色的IP核无限的扩展以及时钟异步等能力满足日益增大数据处理量的需求。随着NoC设计方法的提出，如何改进NoC，从而提高NoC数据处理能力成为了研究热点。
　　本文开展满足高速数据传输需要的路由器研究。首先研究NoC的体系结构和路由节点的关键技术，结合课题研究目的，给出路由器的具体设计方案。然后将路由器按照功能模块划分，根据片上网络在功耗、性能等方面的约束，采用二维片上网络2D_Mesh结构，虫洞交换方式，虚通道技术以及改进XY自适应路由算法设计路由节点，同时对资源网络接口进行设计，采用VerilogHDL硬件语言完成各个模块的设计，最后将各功能模块在Modelsim上进行验证和仿真。
　　论文论文基于EP4CE115F29C7为核心的NoC系统上进行验证，结合8路AD资源节点，最终实现数据在目的路由节点的资源网络接口发出，实现数据的高速路由。同时在QuartusII14.0上进行综合编译分析其功耗、片上资源占用率等，测试验证结果表明，本文设计的路由器不仅能够满足片上网络低资源占用率、低功耗等要求并且可以满足高速数据传输的要求。

目录

声明

第一章 绪论

§1.1 课题研究背景及意义

§1.2 高速路由器发展现状

§1.3 论文内容和排版安排

第二章 NoC技术

§2.1 NoC基本概念

§2.2 NoC通信协议的研究

§2.3拓扑结构

§2.4 路由算法

§2.5交换技术

§2.6虚通道技术

§2.7 GALS技术

§2.8 NoC设计方法

§2.9 性能指标

§2.10 本章小结

第三章 高速路由器的设计

§3.1 高速路由器组成模块及设计流程

§3.2 高速路由器总体设计方案

§3.3 高速路由各功能模块的设计

§3.4 本章小结

第四章 资源网络接口的设计

§4.1 资源网络接口的研究

§4.2 资源网络接口的设计

§4.3 本章小结

第五章 基于FPGA的高速NoC路由系统验证

§5.1 NoC测试系统组成

§5.2 NoC路由节点与资源网络接口的验证

§5.3 NoC通信节点性能的分析和对比

§5.4 高速NoC路由系统的测试验证

§5.5 本章小结

第六章 总结与展望

§6.1 总结

§6.2 展望

致谢

参考文献

附录

作者在攻读硕士期间主要研究成果