高速锁相环电路的设计及其在1.25/2.5Gbps高速以太网串并转换电路中的应用

摘要

该论文介绍了数字CMOS工艺单片集成的1.25/2.5Gbps串并转换电路.该电路主要集成了产生双相1.25Ghz高速时钟的时钟发生器,时钟恢复电路,10:1的高速时分多路选择器,串行变并行和字节同步电路,接收前端的均衡电路、双端变单端电路和信号检测电路,实现了IEEE802.3z标准的千兆以太网物理层中PMA子层的全部功能.

目录

文摘

英文文摘

第一章引言

1.1以太网的发展和现状

1.2以太网和串并转换电路(SerDes)的物理实现

1.3研究目的和论文的内容安排

第二章锁相环的原理和设计方法

2.1锁相环及其应用

2.2锁相环的线性分析

2.3锁相环的噪声分析

2.3.1噪声源

2.3.2闭环系统中的噪声

2.4电荷泵锁相环

2.4.1稳定性分析

2.4.2功能模块

2.5集成锁相环的设计流程

第三章串并转换电路的设计—总体结构和时钟发生器部分

3.1系统描述

3.2时钟发生器(clock generator)的设计

3.2.1系统定义

3.2.2系统级设计

3.2.3行为级设计

3.2.4管子级设计

第四章串并转换电路的设计—时钟恢复电路部分

4.1时钟恢复电路结构

4.2系统级设计

4.3行为级设计

4.4管子级设计

4.4.1边沿触发的鉴相器

4.4.2鉴频器

4.4.3压控振荡器

4.4.4基于延迟线的锁相环(DLL)

4.4.5时钟恢复电路的仿真结果

第五章串并转换电路的设计—其它部分

5.1发送部分的其它模块

5.1.1并行变串行电路(P2S)

5.1.2线驱动器

5.2接送部分的其它模块

5.2.1串行变并行和字节同步电路(S2P)

5.2.2均衡器、双端变单端和信号检测电路(Equalizer/D2S/Sig_Detector)

第六章版图设计

6.1系统划分和布局

6.2高速数模混合电路的版图设计

第七章测试方法

7.1系统测试要求

7.2系统测试方法

第八章结论

参考文献

致谢