CMOS高频环形振荡器相位噪声的抑制技术

摘要

振荡器在模拟电路中应用很广，如时钟源和压控振荡器(VCO)，其振荡电路都可以通过CMOS环形振荡器来实现，因为它有较好的可控性、高集成度和低廉的价格。但与晶振和高Q值的LC谐振回路振荡结构相比，由于MOS器件的温度特性和生产工艺等因素，使它的相位噪声比较大，直接影响其性能和应用领域。
　　 相位噪声在数字电路中被称为时钟抖动，也就是说它会影响电路的稳定性，但从本质上将是在中心频率以外的频域产生了振荡，使得电路的输出时钟波形边沿延迟或提前(即位错)，在通讯电路中，相位噪声会降低信号的信噪比及调相的质量，对于数字调制解调电路会增加误码率。用在射频电路中，它会让本振信号的频谱变宽，使频域很窄的有用信号经过和本振的混频后其频域变宽，若它与噪声频域重叠，会经再次混频、甚至调制，严重影响通信质量。所以对于设计稳定的环形振荡器，相位噪声成为其性能好坏的关键因素。而如何设计出频率高且噪声低的环振，一直是许多电路设计者努力的目标。
　　 本文在参考了大量的相关文献资料后，详细地说明了CMOS高频环形振荡器的基本原理和其相位噪声产生的原因，用数学和物理的方法分析了相位噪声来源，并据此寻找抑制途径：增大环路的Q值和信号的功率、减小偏置管延时、增加相干源电路和改进反相单元结构(Maneatis结构和“负”延时4输入双延时结构)等一系列改进电路结构的措施来减小相位噪声。然后设计了相应的实际电路来仿真和验证，结果显示其相位噪声可以达到-110dBc/Hz以下的设计要求，以及总功耗低于12mW功耗等参数要求，完全达到了可以实际应用的目标。相信本文对CMOS电路的T Hz环振设计有一定的参考价值。