可重构计算混合系统中硬件部分的设计与实现

摘要

随着基于可重构计算技术的FPGA器件等的快速发展和应用，可重构计算系统已成为研究领域和工业界关注的热点。在计算密集型的高性能计算应用领域，业界已经充分认识到可重构计算的具有巨大潜力。可重构器件集高效的计算性能，易于修改和可以反复使用等优良的特性于一身，不仅对当前的高性能计算领域有重大的影响，也迫切需要操作系统能够支持动态可重构资源的实时混合调度，以更好地发挥其优势。
　　然而，在动态可重构系统中，运行在嵌入式处理器上的软件任务和运行在FPGA上的硬件任务作为两个独立的部分，缺乏统一的管理机制，此外，传统的软硬件对其支持的局限性也极大地限制了这种技术的普及应用。因此能够对上层用户提供统一的软硬件编程接口就成为了迫切需要解决的问题。针对这个问题，本论文设计了一个硬件任务的通用模型，该模型对上层软件提供统一的接口，便于上层软件对其进行进一步封装，从而给上层的用户在系统开发时提供了极大的便利。
　　负责重配置硬件任务比特流的下载器是支持可重构计算的混合系统中的另一个重要的组成部分。传统下载器使用软件控制整个下载过程，并且CPU必须全程参与数据的搬运过程，效率非常低下，从而影响了整个系统的效率。本系统针对传统下载器存在的问题，对传统下载器进行了改进。将传统下载器中耗时的数据搬运部分改由硬件DMA实现，从而减轻整个系统中CPU的负担，使得CPU可以将更多的时间用于软件任务的处理当中，提高了系统整体的效率。
　　本论文使用硬件任务的通用模型将AES加密算法进行了封装，以验证硬件任务模型的可行性，并通过实验将硬件任务实现的AES加密算法与软件实现的AES加密算法进行效率比较，以验证诸如AES加密算法等计算密集型任务用硬件任务实现的巨大优势。此外，本文还通过对比实验的方式从下载效率和CPU占用时间两个方面对本文实现的下载器和传统下载器进行对比，验证了本论文设计的硬件下载器的高效性。

目录

声明

摘要

第1章 绪论

1．1 可重构系统的介绍与描述

1．2 可重构系统的研究现状

1．3 问题提出

1．4 论文的组织结构

第2章 开发平台与相关技术

2．1 FPGA的技术简介

2．2 Xilinx Virtex-Ⅱ Pro系列开发平台简介

2．2．1 PowerPC处理器

2．2．2 BRAM本地存储器

2．2．3 高速串行I／O

2．3 Xilinx公司FPGA及其开发工具

2．3．1 Xilinx ISE开发工具简介

2．3．2 EDK开发工具简介

2．4 动态局部重构技术相关概念

2．4．1 基于模块的局部重构

2．4．2 总线宏

2．4．3 传统OPB-HWICAP下载器

2．5 本章小结

第3章 混合系统中硬件部分的设计

3．1 基于PowerPC405的可重构计算系统结构

3．2 硬件任务模型

3．2．1 硬件任务实体的模型结构

3．2．2 硬件任务实体内部的模块组成

3．3 硬件下载器

3．3．1 硬件下载器的设计

3．3．2 硬件下载器的总体工作流程

3．4 本章小结

第4章 混合系统中硬件部分的实现

4．1 硬件任务模型的实现

4．1．1 硬件任务实体的结构

4．1．2 硬件任务实体的接口设计

4．1．3 硬件任务在系统中的工作过程

4．1．4 硬件任务的状态机模型

4．2 硬件下载器的实现

4．2．1 硬件下载器的结构

4．2．2 硬件下载器的接口设计

4．2．3 硬件下载器在系统中的工作过程

4．2．4 硬件下载器下载过程的状态机模型

4．3 本章小结

第5章 实验与结果分析

5．1 AES加密算法硬件任务实现与软件任务实现的效率比较

5．1．1 AES算法简介

5．1．2 AES算法实现

5．1．3 硬件实现的AES与软件实现的AES的效率比较

5．2 硬件下载器的效率验证

5．2．1 硬件下载器与传统下载器的效率比较

5．2．2 硬件下载器与传统下载器占用CPU的比较

5．3 本章小结

第6章 结论与展望

6．1 结论

6．2 未来工作

参考文献

致谢

科研项目和论文发表情况