Low Power Cache Design; Bias Control Circuit; dvSRAM; Optimistic Concurrency;
机译:在L1数据高速缓存中用3T1D DRAM替换6T SRAM以应对工艺变化
机译:用于L1数据缓存的eDRAM / SRAM宏单元的设计,性能和能耗
机译:低功耗自控电压电平和基于低摆动逻辑的高速CMOS电路11T SRAM电池
机译:用于低功耗L1数据高速缓存的新型SRAM偏置控制电路
机译:低功耗和工艺变化感知型SRAM和Cache在SRAM电路,架构和组织中的设计容错能力。
机译:纵向随机对照试验中的单个时间点比较:缺少数据时的功效和偏倚
机译:用L1数据缓存中使用3T1D DRAM替换6T SRAM以打击工艺变异性