CMOS integrated circuits; DRAM chips; clocks; delay lock loops; CMOS technology; DRAM chips; all-digital DLL; clock receiver; digital controlled duty-cycle-error detector; duty-cycle correction circuit; frequency 0.1 GHz to 1.5 GHz; power 4.2 mW; size 66 nm; update g;
机译:具有双DCC电路的3.57 Gb / s / pin低抖动全数字DLL,用于采用54nm CMOS技术的GDDR3 DRAM
机译:用于多相应用的占空比校正范围为15%至85%的全数字CMOS占空比校正电路
机译:用于QDR DRAM的全数字占空比和相位偏置校正电路
机译:具有双重循环校正电路的0.1至1.5GHz 4.2MW全数字DLL,在66nm CMOS技术中进行双芯循环校正电路和更新齿轮电路,用于DRAM
机译:纳米CMOS技术的耐变化电路设计:电路和架构协同设计
机译:用于神经科学和基于细胞的生物传感器的多电极阵列中的CMOS集成电路技术的商业化
机译:基于DLL的4相占空比和高频时钟树的相位校正电路
机译:Geiger模式雪崩光电二极管阵列集成到全数字CmOs电路。