In this paper we apply recently developed necessary and sufficient conditions for robust path-delay-fault testability to develop synthesis procedures which produce two-level and multilevel circuits with high degrees of robust path delay fault testability. For circuits which can be flattened to two levels, we give a
在本文中,我们应用了最近开发的鲁棒路径延迟故障可测试性的必要条件和充分条件,以开发综合程序,该程序可产生具有高度鲁棒性路径延迟故障可测试性的两级和多级电路。对于可以展平为两个级别的电路,我们给出了
机译:通过逻辑综合可验证的非鲁棒延迟故障可测试电路
机译:“健壮的延迟故障可测试电路的合成:理论”的附录
机译:可鲁棒测试的组合逻辑电路的设计
机译:鲁棒故障可测试的组合逻辑电路的综合和优化程序
机译:高度可测试的基于准群的组合逻辑电路。
机译:为低压可穿戴传感器应用而优化的超薄印刷有机TFT CMOS逻辑电路的制造
机译:鲁棒延迟故障可测试电路的合成:理论
机译:组合逻辑电路的最小故障测试时序设计和可测试实现