automatic test pattern generation; constraint handling; formal verification; hardware description languages; logic testing; RT-level HDL descriptions; RT-level Verilog descriptions; automatic functional vectors generation; constraint logic programming; constraint;
机译:使用路径枚举和约束编程从行为VHDL程序生成设计验证测试
机译:使用路径枚举和约束编程从行为VHDL程序生成设计验证测试
机译:混合整数线性规划在组合逻辑电路最大数据路径覆盖向量的生成中的应用
机译:基于路径枚举和约束逻辑编程的RT级Verilog描述的功能向量
机译:用组合逻辑单元编译AHPL描述,以建立可编程逻辑阵列的路径。
机译:基于约束逻辑编程的故障定位重量优先切片
机译:基于数据路径覆盖度量和混合整数线性规划的组合电路功能矢量生成