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Design and analysis of a jitter-tolerant digital delay-locked-loop based fraction-of-clock delay line

机译：一种基于抖动的数字延迟锁定环时钟分时延迟线的设计与分析

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A digital DLL-based fraction-of-clock delay line is described. It uses a combination of scaling and phase-detector window alignment to improve jitter tolerance and loop stability without requiring a loop filter or reducing tracking bandwidth.

机译：描述了一种基于数字DLL的时钟分时延迟线。它结合了缩放和相位检测器窗口对齐功能，以提高抖动容限和环路稳定性，而无需环路滤波器或减少跟踪带宽。

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来源
《》|2004年|p.352-532|共181页
会议地点
作者
Burnham; J.R.; Yeh; G.K.; Sun; E.; Chih-Kong Ken Yang;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类无线电电子学、电信技术;
关键词
delay lock loops; timing jitter; clocks; high-speed integrated circuits; phase detectors; DRAM chips; jitter-tolerant digital delay-locked-loop; fraction-of-clock delay line; phase-detector window alignment; scaling alignment; loop stability; high-speed interfaces; high jitter tolerance; DDR SDRAM interface; standard cell process; Simulink models; worst-case delay variation; memory interface block;

机译：延迟锁定环路;时序抖动;时钟;高速集成电路;鉴相器; DRAM芯片;抖动容忍的数字延迟锁定环;时钟分数延迟线;鉴相器窗口对准;缩放对准;环路稳定性高速接口;高抖动容限; DDR SDRAM接口;标准单元工艺; Simulink模型;最坏情况下的延迟变化;存储器接口模块;

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