Verimag Laboratory, Universite Joseph Fourier Grenoble, CNRS;
Verimag Laboratory, Universite Joseph Fourier Grenoble, CNRS,CEA-Leti, MINATEC Campus, Grenoble France;
Verimag Laboratory, Universite Joseph Fourier Grenoble, CNRS;
Verimag Laboratory, Universite Joseph Fourier Grenoble, CNRS;
Verimag Laboratory, Universite Joseph Fourier Grenoble, CNRS;
机译:DOL-BIP关键:用于严格的设计和混合关键性多核系统的工具链
机译:使用BIP框架进行严格的基于组件的系统设计
机译:使用BIP框架进行严格的基于组件的系统设计
机译:TT-BIP:使用按设计更正的BIP方法对具有时间触发范式的实时系统建模
机译:一种比较严格的方法来比较面向对象分析和设计方法的表示属性。
机译:设计适用于集成电路和衬底嵌入式网络的差分耦合线定向耦合器的严格方法
机译:严格的系统设计:BIP方法
机译:计算科学:通过协同仿真设计弹性网络物理系统的严谨方法。