Univ Rennes INSA Rennes CNRS IETR - UMR 6164 35000 Rennes France;
Univ Rennes INSA Rennes CNRS IETR - UMR 6164 35000 Rennes France Institut Pascal UCA SIGMA CNRS - UMR 6602 Clermont-Ferrand France;
机译:基于并行性增强的MPSoC上同步数据流图的映射
机译:通过循环条带化,最大程度地提高并行度,从而最大程度地减少嵌套循环的开销
机译:通过环路条纹最大化嵌套环路的并行性
机译:建模嵌套,用于同步数据流图中具有显式并行性的循环
机译:根据同步数据流图规范对并行硬件实现进行综合。
机译:并行平铺的Nussinov RNA折叠环巢使用依赖图传递闭合和循环倾斜生成
机译:内存最佳单一外观计划与动态循环计数同步数据流图
机译:在非过程数据流程序中利用循环级并行性