SATA2.0链路层8b/10b编解码模块的设计与实现

摘要

文章在研究SATA2.0协议和8b/10b编码理论的基础上，介绍了8b/10b编解码方案在SATA2.0协议上的应用，提出了一种新的RD(running disparity)控制设计方法。采用查表结合逻辑控制的方法在FPGA上设计实现了SATA2.0链路层高速8b/10b编解码模块。结合Xilinx元件库进行了综合后仿真和布局布线后时序仿真，并在xilinx XC5VLX50T FPGA上验证了该设计的可行性。