二分频闩锁及二分频器

摘要

本实用新型公开二分频闩锁，属于分频器及分频闩锁技术领域，包括第三反相器；第四反相器；第一开关管，第一端与直流电源的正极电气连接，第二端与第三反相器、第四反相器的正电源输入端电气连接；第一电容，其第一端与第一开关管的第三端电气连接，第二端作为第一时钟信号的输入端；第二开关管，其第一端与地电气连接，第二端与第三反相器、第四反相器的负电源输入端电气连接；第二开关管的第三端控制第二开关管的第一端、第二端连通或断开；第二电容，第一端与第二开关管的第三端电气连接，第二端作为第二时钟信号的输入端。它能够降低分频器正常工作所需的第一时钟信号、第二时钟信号的摆幅，从而降低电流消耗。本实用新型还公开二分频器。

说明书

技术领域

本实用新型涉及分频器及分频闩锁，主要涉及一种二分频闩锁及二分频器。

背景技术

二分频器DIV2在无线收发器的设计中是很重要的。在频率综合器中的压控振荡器VCO通常是二倍甚至四倍于工作频率，其原因在于为混频器产生同相位和正交相位的本振信号的需要，以及防止功率放大器牵引等因素。因此，一个二分频器DIV2就是一个在VCO和收发混频器Mixers之间的必要的模块。

图1显示了一个典型的二分频器。第一时钟信号CKP和第二时钟信号CKN是差分的数字时钟信号。图1所显示的二分频器包括第三二分频闩锁A和第四二分频闩锁B，第三二分频闩锁A的第一输出端OUTPA与第四二分频闩锁B的第一输入端INPB电气连接，第三二分频闩锁A的第二输出端OUTNA与第四二分频闩锁B的第二输入端INNB电气连接；第四二分频闩锁B的第一输出端OUTPB与第三二分频闩锁A的第二输入端INNA电气连接，第四二分频闩锁B的第二输出端OUTNB与第三二分频闩锁A的第一输入端INPA电气连接；第三二分频闩锁A的第一输出端OUTPA、第二输出端OUTNA分别作为二分频器的第一输出端、第二输出端，二分频器的第一输出端输出IP信号，二分频器的第二输出端输出IN信号。第四二分频闩锁B的第一输出端OUTPB、第二输出端OUTNB分别作为二分频器的第三输出端、第四输出端，二分频器的第三输出端输出QP信号，二分频器的第四输出端输出QN信号。第一时钟信号CKP通过第三二分频闩锁A的第一时钟输入端CKPA、第四二分频闩锁B的第一时钟输入端CKPB输入，第二时钟信号CKN通过第三二分频闩锁A的第二时钟输入端CKNA、第四二分频闩锁B的第二时钟输入端CKNB输入。在第一个时钟周期，第三二分频闩锁A处于打开状态，即第三二分频闩锁A可以接受输入并将该输入锁存于输出端，在这一周期，第四二分频闩锁B是关闭的，即保持原有状态。进入第二个时钟周期后，第三二分频闩锁A是关闭的而第四二分频闩锁B是打开的，这意味着第三二分频闩锁A的输出结果现在出现在第四二分频闩锁B的第一输入端、第二输入端。同时，第四二分频闩锁B的输出结果的反相又送到第三二分频闩锁A的第一输入端、第二输入端。如此往复，第三二分频闩锁A输出的IP信号、IN信号和第四二分频闩锁B输出的QP信号、QN信号，就会每两个周期重复一次，从而实现二分频。

图2显示了二分频器DIV2在频率综合器中的一个典型应用。如果工作在高频，二分频器DIV2的输入时钟的产生是非常耗电的。通常需要一个差分缓冲器Diff Buffer来放大压控振荡器VCO的差分正弦信号到饱和，即成为数字信号。这个差分缓冲器，甚至会消耗比压控振荡器VCO更多的电流。这一点对于那些对电流消耗十分敏感的应用而言，比如物联网，是非常不利的。

图3显示了一个典型的二分频闩锁的框图。二分频闩锁包括第五反相器D5、第六反相器D6、第七反相器D7、第八反相器D8、第十三PMOS开关管M13、第十四PMOS开关管M14、第十五NMOS开关管M15、第十六NMOS开关管M16。第七反相器D7的正电源输入端与第十三PMOS开关管M13的漏极电气连接，第十三PMOS开关管M13的源极与直流电源的正极电气连接，第七反相器D7的负电源输入端与第十五NMOS开关管M15的漏极电气连接，第十五NMOS开关管M15的源极与地电气连接；第八反相器D8的正电源输入端与第十四PMOS开关管M14的漏极电气连接，第十四PMOS开关管M14的源极与直流电源的正极电气连接，第八反相器D8的负电源输入端与第十六NMOS开关管M16的漏极电气连接，第十六NMOS开关管M16的源极与地电气连接；第一时钟信号CKP通过第十三PMOS开关管M13、第十四PMOS开关管M14的栅极输入，第二时钟信号CKN通过第十五NMOS开关管M15、第十六NMOS开关管M16的栅极输入。第一时钟信号CKP、第二时钟信号CKN需要是有峰到峰的摆幅的类似数字信号的格式，在高频工作的时候，从VCO的输出到这样高的摆幅的时钟是需要使用差分缓冲器。

为此，期望寻求一种技术方案，以至少减轻上述问题。

发明内容

本实用新型的目的在于：提供一种能够降低分频器正常工作所需的第一时钟信号、第二时钟信号的摆幅的二分频闩锁及二分频器。

本实用新型通过下述技术方案实现：

一种二分频闩锁，包括：

第三反相器；

第四反相器；

第一开关管，其第一端与直流电源的正极电气连接，其第二端与第三反相器、第四反相器的正电源输入端电气连接，其第三端输入第一直流偏置电压；其中，第一开关管的第三端控制第一开关管的第一端、第二端连通或断开；

第一电容，其第一端与第一开关管的第三端电气连接，其第二端作为第一时钟信号的输入端；

第二开关管，其第一端与地电气连接，其第二端与第三反相器、第四反相器的负电源输入端电气连接，其第三端输入第二直流偏置电压；其中，第二开关管的第三端控制第二开关管的第一端、第二端连通或断开；

第二电容，其第一端与第二开关管的第三端电气连接，其第二端作为第二时钟信号的输入端；

其中，第一时钟信号、第二时钟信号为差分时钟信号；第三反相器的输入端作为二分频闩锁的第一输入端，其输出端作为二分频闩锁的第二输出端；第四反相器的输入端作为二分频闩锁的第二输入端，其输出端作为二分频闩锁的第一输出端。

所述第一直流偏置电压和第二直流偏置电压均由程控直流电源提供。

所述第一开关管为PMOS开关管，该PMOS开关管的源极作为第一开关管的第一端，该PMOS开关管的漏极作为第一开关管的第二端，该PMOS开关管的栅极作为第一开关管的第三端；第二开关管为NMOS开关管，该NMOS开关管的源极作为第二开关管的第一端，该NMOS开关管的漏极作为第二开关管的第二端，该NMOS开关管的栅极作为第二开关管的第三端。

还包括第一电感，第一直流偏置电压通过第一电感输入第一开关管的第三端。

还包括第二电感，第二直流偏置电压通过输入第二开关管的第三端。

提供所述第一直流偏置电压的第一电源包括：

第三PMOS管，其源极与直流电源的正极电气连接，其漏极与栅极电气连接作为第一直流偏置电压的输出端；

第一参考电流源，其正极与第三PMOS管的漏极电气连接，其负极与地电气连。

提供所述第二直流偏置电压的第二电源包括：

第四NMOS管，其源极与地电气连接，其漏极与栅极电气连接作为第二直流偏置电压的输出端；

第二参考电流源，其正极与直流电源的正极电气连接，其负极与第四NMOS管的漏极电气连。

所述第三反相器为由第九开关管、第十开关管构成的CMOS反相器；所述第四反相器为由第十一开关管、第十二开关管构成的CMOS反相器。

所述第九开关管、第十一开关管均为PMOS开关管，第十开关管、第十二开关管均为NMOS开关管。

一种二分频器，包括第一二分频闩锁和第二二分频闩锁，第一二分频闩锁和第二二分频闩锁均为所述二分频闩锁；第一二分频闩锁的第一输出端与第二二分频闩锁的第一输入端电气连接，第一二分频闩锁的第二输出端与第二二分频闩锁的第二输入端电气连接；第二二分频闩锁的第一输出端与第一二分频闩锁的第二输入端电气连接，第二二分频闩锁的第二输出端与第一二分频闩锁的第一输入端电气连接；第一二分频闩锁的第一输出端、第二输出端分别作为二分频器的第一输出端、第二输出端，第二二分频闩锁的第一输出端、第二输出端分别作为二分频器的第三输出端、第四输出端。

本实用新型与现有技术相比，具有以下有益技术效果：

本实用新型第一时钟信号、第二时钟信号通过交流耦合第一开关管、第一开关管的分别偏置技术，能够降低分频器正常工作所需的第一时钟信号、第二时钟信号的摆幅，从而降低电流消耗。

附图说明

图1为现有的一个典型的二分频器的结构示意图。

图2为二分频器在频率综合器中的一个典型应用的结构示意图。

图3为现有的一个典型的二分频闩锁的结构示意图。

图4为本实用新型二分频闩锁的结构示意图。

图5为本实用新型二分频闩锁的一种最佳实现的结构示意图。

图6为本实用新型二分频器的结构示意图。

图中附图标记的含义：A-第三二分频闩锁、B-第四二分频闩锁、C1-第一电容、C2-第二电容、C3-第三电容、C4-第四电容、CKP-第一时钟信号、CKN-第二时钟信号、D1-第一反相器、D2-第二反相器、D3-第三反相器、D4-第四反相器、D5-第五反相器、D6-第六反相器、D7-第七反相器、D8-第八反相器、E-第一二分频闩锁、F-第二二分频闩锁、L1-第一电感、L2-第二电感、M1-第一开关管、M2-第二开关管、M3-第三PMOS管、M4-第四NMOS管、M5-第五开关管、M6-第六开关管、M7-第七开关管、M8-第八开关管、M9-第九开关管、M10-第十开关管、M11-第十一开关管、M12-第十二开关管、M13-第十三PMOS开关管、M14-第十四PMOS开关管、M15-第十五NMOS开关管、M16-第十六NMOS开关管、Irefp-第一参考电流源、Irefn-第二参考电流源、VBP-第一直流偏置电压、VBN-第二直流偏置电压。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了相互排斥的特质和/或步骤以外，均可以以任何方式组合，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换，即，除非特别叙述，每个特征为一系列等效或类似特征中的一个实施例而已。

参见图4，本实用新型众多实施例中的一种二分频闩锁，包括第一反相器D1、第二反相器D2、第三反相器D3、第四反相器D4、第一开关管M1、第一电容C1、第二开关管M2、第二电容C2。

第二反相器D2的输入端与第一反相器D1的输出端电气连接，其输出端与第一反相器D1的输入端电气连接。

第三反相器D3的输出端与第二反相器D2的输入端电气连接；第四反相器D4的输出端与第一反相器D1的输入端电气连接。

第一开关管M1的第一端与直流电源的正极电气连接，其第二端与第三反相器D3、第四反相器D4的正电源输入端电气连接，其第三端输入第一直流偏置电压VBP。第一开关管M1的第三端控制第一开关管M1的第一端、第二端连通或断开。图4呈现的实施例中，第一开关管M1为PMOS开关管，该PMOS开关管的源极作为第一开关管M1的第一端，该PMOS开关管的漏极作为第一开关管M2的第二端，该PMOS开关管的栅极作为第一开关管M1的第三端。

第一电容C1的第一端与第一开关管M1的第三端电气连接，其第二端作为第一时钟信号CKP的输入端。

第二开关管M2的第一端与地电气连接，其第二端与第三反相器D3、第四反相器D4的负电源输入端电气连接，其第三端输入第二直流偏置电压VBN；第二开关管M2的第三端控制第二开关管M2的第一端、第二端连通或断开。图4呈现的实施例中，第二开关管M2为NMOS开关管，该NMOS开关管的源极作为第二开关管M2的第一端，该NMOS开关管的漏极作为第二开关管M2的第二端，该NMOS开关管的栅极作为第二开关管的第三端。

第二电容C2的第一端与第二开关管M2的第三端电气连接，其第二端作为第二时钟信号CKN的输入端。

第一时钟信号CKP、第二时钟信号CKN为差分时钟信号；第三反相器D3的输入端作为二分频闩锁的第一输入端INP，其输出端作为二分频闩锁的第二输出端OUTN；第四反相器D4的输入端作为二分频闩锁的第二输入端INN，其输出端作为二分频闩锁的第一输出端OUTP。

图4呈现的实施例中，第一时钟信号CKP、第二时钟信号CKN通过第一电容C1、第二电容C2交流耦合入开关管即第一开关管M1、第二开关管M2，第一开关管M1、第二开关管M2同时开或关，第一时钟信号CKP、第二时钟信号CKN为差分时钟信号，都是交流耦合入开关管的栅极，以便第一开关管M1、第二开关管M2能够分别由第一直流偏置电压VBP和第二直流偏置电压VBN直流偏置。正是这样的开关管偏置技术减少了对时钟的摆幅的要求，比如，在1.2V的电源电压下，对于第一开关管M1即PMOS开关管，需要栅极电压为1.0V来完全关断第一开关管M1和0.5V来完全打开第一开关管M1。对于第二开关管M2即NMOS开关管，则需要0.2V来完全关断M2和0.7V完全打开。如果没有使用交流耦合开关管分别偏置技术，输入时钟即第一时钟信号CKP、第二时钟信号CKN的摆幅需要0.8V，即从0.2V到1.0V。而使用本实用新型的技术，摆幅可以降低50%，即第一时钟信号CKP、第二时钟信号CKN的摆幅需要0.4V。

随着工艺制程，电源电压以及温度（PVT）的变化，如果不使用本实用新型的交流耦合开关管分别偏置技术，一个二分频器DIV2将会需要更高的输入时钟摆幅来克服这种变化造成前述第一开关管M1、第二开关管M2的阈值电压的变化。而使用本实用新型交流耦合开关管分别偏置技术，对输入时钟摆幅的要求并不会增加，因为第一开关管M1、第二开关管M2的偏置会跟随阈值电压的变化。直流偏置电压即第一直流偏置电压VBP和第二直流偏置电压VBN，是可程控的，即第一直流偏置电压VBP和第二直流偏置电压VBN均是由程控直流电源提供的，从而能够方便地在分频器正常工作所需的第一时钟信号、第二时钟信号的频率、二分频器电流消耗和分频器正常工作所需的第一时钟信号、第二时钟信号的摆幅之间取舍。

在一些实施例中，还包括第一电感L1，第一直流偏置电压VBP通过第一电感L1输入第一开关管M1的第三端，或者说，第一电感L1串联在提供第一直流偏置电压VBP的第一电源的正极与第一开关管M1的第三端之间。还包括第二电感L2，第二直流偏置电压VBN的正极通过第二电感L2输入第二开关管M2的第三端，或者说，第二电感L2串联在提供第二直流偏置电压VBN的第二电源的正极与第二开关管M2的第三端之间。

参见图5，在一些实施例中，提供第一直流偏置电压VBP的第一电源包括第三PMOS管M3、第一参考电流源Irefp。

第三PMOS管M3的源极与直流电源的正极电气连接，其漏极与栅极电气连接作为第一直流偏置电压VBP的输出端。

第一参考电流源Irefp的正极与第三PMOS管M3的漏极电气连接，其负极与地电气连。

参见图5，在一些实施例中，提供第二直流偏置电压VBN的第二电源包括第四NMOS管M4、第二参考电流源Irefn。

第四NMOS管M4的源极与地电气连接，其漏极与栅极电气连接作为第二直流偏置电压VBN的输出端。

第二参考电流源Irefn的正极与直流电源的正极电气连接，其负极与第四NMOS管M4的漏极电气连。

第一参考电流源Irefp、第二参考电流源Irefn均是可程控的，用来平衡分频器正常工作所需的第一时钟信号、第二时钟信号的频率、二分频器电流消耗和分频器正常工作所需的第一时钟信号、第二时钟信号的摆幅之间的取舍。

第一开关管M1由一个作二极管连接的第三PMOS管M3来直流偏置。为了跟踪工艺制程,电源电压以及温度(PVT)的变化，第三PMOS管M3的栅极长度应该与第一开关管M1的相同。同理，第四NMOS管M4用来偏置第二开关管M2。

参见图4、图5，在一些实施例中，第一反相器D1为由第七开关管M7、第八开关管M8构成的CMOS反相器；第二反相器D2为由第五开关管M5、第六开关管M6构成的CMOS反相器；第三反相器D3为由第九开关管M9、第十开关管M10构成的CMOS反相器；第四反相器D4为由第十一开关管M11、第十二开关管M12构成的CMOS反相器。

在一些实施例中，第五开关管M5、第七开关管M7、第九开关管M9、第十一开关管M11均为PMOS开关管，第六开关管M6、第八开关管M8、第十开关管M10、第十二开关管M12均为NMOS开关管。

在直流电源的正极与第三PMOS管M3的漏极之间跨接第三电容C3，在地与第四NMOS管M4的漏极之间跨接第四电容C4。

参见图6，本实用新型的一种二分频器，包括第一二分频闩锁E和第二二分频闩锁F，第一二分频闩锁E和第二二分频闩锁F均为上述本实用新型的二分频闩锁；第一二分频闩锁E的第一输出端OUTPE与第二二分频闩锁F的第一输入端INPF电气连接，第一二分频闩锁E的第二输出端OUTNE与第二二分频闩锁F的第二输入端INNF电气连接；第二二分频闩锁F的第一输出端OUTPF与第一二分频闩锁E的第二输入端INNE电气连接，第二二分频闩锁F的第二输出端OUTNF与第一二分频闩锁E的第一输入端INPE电气连接；第一二分频闩锁E的第一输出端OUTPE、第二输出端OUTNE分别作为二分频器的第一输出端、第二输出端，第二二分频闩锁F的第一输出端OUTPF、第二输出端OUTNF分别作为二分频器的第三输出端、第四输出端。本实用新型的二分频器的第一输出端输出IP信号，第二输出端输出IN信号，第三输出端输出QP信号，第四输出端输出QN信号。

第一时钟信号CKP通过第一二分频闩锁E的第一时钟输入端CKPE、第二二分频闩锁F的第一时钟输入端CKPF输入，第二时钟信号CKN通过第一二分频闩锁E的第二时钟输入端CKNE、第二二分频闩锁F的第二时钟输入端CKNF输入。在第一个时钟周期，第一二分频闩锁E处于打开状态，即第一二分频闩锁E可以接受输入并将该输入锁存于输出端，在这一周期，第二二分频闩锁F是关闭的，即保持原有状态。进入第二个时钟周期后，第一二分频闩锁E是关闭的而第二二分频闩锁F是打开的，这意味着第一二分频闩锁E的输出结果现在出现在第二二分频闩锁F的第一输入端、第二输入端。同时，第二二分频闩锁F的输出结果的反相又送到第一二分频闩锁E的第一输入端、第二输入端。如此往复，第一二分频闩锁E输出的IP信号、IN信号和第二二分频闩锁F输出的QP信号、QN信号，就会每两个周期重复一次，从而实现二分频。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围。