两个管芯之间的通信接口的电路和管理通信接口的方法

摘要

本发明提供一种两个管芯之间的通信接口的电路和管理通信接口的方法。所述电路包含：第一管芯的第一接口，具有用以将具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；以及第二管芯的第二接口，具有用以接收串行化数据且将其解串成解串化数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将第一时钟提供给串行器的第一纹波计数器且将第二时钟提供给解串器的第二纹波计数器。

说明书

技术领域

本发明涉及用于数据通信的两个集成电路(integrated circuit；IC)管芯之间的接口，且更具体地说，涉及两个管芯之间的通信接口的电路和管理两个管芯之间的通信接口的方法。

背景技术

基于半导体集成电路的数字电子设备(例如，移动电话、数码相机、个人数字助理(personal digital assistant；PDA)等)设计成具有更强大的功能性以适应现代数字世界中的各种应用。然而，随着半导体制造的趋势，数字电子设备意图在具有改进的功能性和更高性能的情况下变得更小和更轻。半导体装置可封装成2.5D半导体装置，其中若干电路芯片可整合为更大的集成电路，其中接触元件、插入层或RDL层用于在芯片之间进行连接。

已提出集成扇出型(Integrated Fan-Out；InFO)和衬底上晶片上芯片(chip-on-wafer-on-substrate；CoWoS)的封装技术以封装并排组装的多个芯片。

关于整个电子电路，主电路可基于2.5D封装技术进行制造。另外，多个专用集成电路(application-specific integrated circuit；ASIC)管芯和串行器/解串(serializer/deserialized；SerDes)管芯可通过含有并行总线的互连接口彼此连接地额外安置在主电路上。

待连接的两个管芯的接口通常分别包含用于彼此连接的接触元件图案。管芯的接触元件图案包含用于连接到另一管芯的接触元件的多个接触元件。

在通信中，一个管芯的接触元件与另一管芯的接触元件以并行通信的方式连接。此处，每一管芯中的通信实体层通常包含将并行数据转换成串行数据的串行器。一组串行数据通过一个接触元件被传输到另一管芯。接着，通信物理层还包含将串行数据转换成并行数据的解串器。

每一管芯都包含串行器和解串器作为一个切片。每一管芯可包含多个切片。基于封装技术连接两个管芯，其中一个管芯的串行器和解串器分别连接到另一管芯的解串器和串行器。串行器负责传输数据且解串器负责接收数据。然而，不同速率的时钟用于对应于多个阶段的串行器和解串器，从而在每一阶段串行化和解串化数据。基于2.5D封装技术，如何在每一阶段为时钟高效地提供适当的时钟速率仍然是设计中的问题。

发明内容

本发明提供一种基于并行总线的第一管芯与第二管芯之间的通信接口的电路。然而，在并行总线的信道上传输的数据为串行化数据。每一管芯至少使用一个串行器和一个解串器来实施以传输两个管芯之间的数据。基于时钟的串行器和解串器可执行数据的串行化和解串化。

在实施例中，提供一种第一管芯与第二管芯之间的通信接口的电路。电路包含：第一管芯的第一接口，具有将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；及第二管芯的第二接口，具有接收串行化数据且将其解串成呈并行形式的具有N个位的解串化数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将与输入数据分开的第一时钟提供给串行器的第一纹波计数器且将与输入数据分开的第二时钟提供给解串器的第二纹波计数器，其中串行器以及解串器在操作中分别使用第一时钟以及第二时钟。

在实施例中，提供一种管理第一管芯与第二管芯之间的通信接口的方法。方法包含：实施第一管芯的第一接口，包含用以将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；实施第二管芯的第二接口，包含用以接收串行化数据且将其解串成呈并行形式的具有N个位的解串化数据的解串器。另外，方法包含实施连接在第一管芯与第二管芯之间的互连结构以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。也实施时钟产生器以将与输入数据分开的第一时钟提供给串行器的第一纹波计数器且将与输入数据分开的第二时钟提供给解串器的第二纹波计数器，其中串行器以及解串器在操作中分别使用第一时钟以及第二时钟。

为了使前述内容更易于理解，如下详细地描述附图的若干实施例。

附图说明

包含附图以提供进一步理解本公开，且附图并入本说明书中并构成本说明书的一部分。附图示出本公开的示范性实施例，且与描述一起用来解释本公开的原理。

图1是根据本发明的实施例的示意性地示出具有接口的2.5D半导体装置的横截面堆叠结构的图；

图2是根据本发明的实施例的示意性地示出一个管芯通过接口连接到多个其它管芯的接口的图；

图3是根据本发明的实施例的示意性地示出用于多个管芯之间的连接的接口的图；

图4是根据本发明的实施例的示意性地示出基于具有插入层或RLD的接口的两个管芯之间的通信的图；

图5是根据本发明的实施例的示意性地示出接触元件图案的结构的图；

图6是根据本发明的实施例的示意性地示出串行器和解串器的机制的图；

图7是根据本发明的实施例的示意性地示出串行器的结构的图；

图8是根据本发明的实施例的示意性地示出解串器的结构的图；

图9是根据本发明的实施例的示意性地示出串行化块的结构的图；

图10是根据本发明的实施例的示意性地示出解串块的结构的图；

图11是根据本发明的实施例的示意性地示出具有时钟恢复(clock recovery；CR)逻辑的解串器的结构的图。

具体实施方式

本发明针对一种用于数据通信的两个集成电路(IC)管芯之间的接口。取决于如采取的封装工艺，两个管芯的接触元件通过例如插入层或重布线层(re-distributionlayer；RDL)的连接接口相对应地连接。一个管芯的并行数据串行化成串行数据且随后通过连接接口传输到目标管芯。通过目标管芯接收的串行数据需要解串成并行数据。用于解串器中的时钟也通过连接接口的一个接触元件传输。时钟的相位需要适当地调整，从而正确地采样串行数据以解串成并行数据。

用于解串器的时钟的相位调整是确保正确地解串化数据所必需的。提供多个实施例来描述本发明，但本发明并不仅限于所述实施例。

首先描述作为半导体装置制造的管芯之间的封装结构。对于半导体制造，可采用2.5D半导体装置的接口，其中管芯安置在插入层或RDL上。管芯的接触元件图案配置成具有几何对称关系。管芯通过接口更自由地连接。布线中的接触元件之间的布线长度也可以更均等且更短地设置。

在通过接口的通信中，传输管芯处的并行数据通常串行化成呈串行形式的位串。包含位串的各种信号通过接口传输到另一管芯，作为接收管芯。接口提供用于传输呈串行形式的信号的并行总线。随后，接收管芯需要正确地解串输入数据信号，从而正确地获得如所传输的通信数据。

提供若干实施例来描述本发明，但本发明并不仅限于所述实施例。

整个集成电路可通过半导体制造工艺制造为半导体装置，所述半导体装置可基于2.5D半导体装置的堆叠结构制造。接收数据的管芯的接口可包含与解串电路相关联的帧解码电路。在实施例中，半导体结构中的接口整合在整个管芯的电路中。

首先描述半导体制造。图1是根据本发明的实施例的示意性地示出具有接口的2.5D半导体装置的横截面堆叠结构的图。参考图1，在另一应用中，基于2.5D封装技术形成具有预期IC结构的CoWoS或InFO平台50。CoWoS或InFO平台50可包含具有底部焊料球104和顶部接触元件106的封装衬底100。通孔102可用于从底部焊料球104连接到顶部接触元件106。此外，插入层或RDL 110可与接触元件106连接进一步形成于衬底100上。插入层或RDL110还可包含TSV 112、互连布线114以及接触元件116。此处，取决于如所采用的制造工艺，接触元件116可为通孔或凸块衬垫或用于端子到端子接触的任何合适的连接结构。本发明并未将接触元件106限制为特定类型。

在实际应用中，也可以使用额外管芯(例如ASIC管芯130和SerDes管芯120)实施CoWoS或InFO平台50。ASIC管芯130和SerDes管芯120通过布线114和接触元件116连接。一个ASIC管芯130可与多个SerDes管芯120连接以用于各种外围通信。

图2是根据本发明的实施例的示意性地示出一个管芯通过接口连接到多个其它管芯的接口的图。参考图2，一个IC管芯200(例如处理器或ASIC管芯)可通过接口204与多个管芯202连接。接口204含有并行总线以在管芯200与管芯202之间进行通信。接口204可包含布线和接触元件图案中的接触元件，使得管芯200可连接到管芯202。

图3是根据本发明的实施例的示意性地示出用于多个处理器管芯之间的连接的接口的图。参考图3，在另一应用中，多个处理器200'可连接在一起以形成具有更强大功能的大型处理器。在这种情况下，这些处理器200'也通过接口204进行连接。

如前文描述，2.5D封装工艺可应用于将各种管芯并排堆叠在一起而不实质上进一步消耗装置区域。然而，为了允许管芯更自由地连接在一起，需要以紧密的方式适当地布置接口204中的接触元件并且进一步对称以用于接收和传输信号。两个管芯200到管芯202之间的通信可容易地安置在外围区处。此处，接口204也可以指代如市场上所提供的Glink接口。

图4是根据本发明的实施例的示意性地示出基于具有插入层或RLD的接口的两个管芯之间的通信的图。参考图4，在实例中，ASIC管芯130和SerDes管芯120通过插入层或RDL110进行通信。适当地布置用于与插入层或RDL110接触的ASIC管芯130和SerDes管芯120的接触元件。每一接触元件可同时传输一个特定信号。因此，并行总线是基于接触元件设置的。每一接触元件的信号呈串行形式，例如位串。

图5是根据本发明的实施例的示意性地示出接触元件图案的结构的图。参考图5，接口中所含有的接触元件的总数可以是并行地通信以用于传输和接收的信号的数目。

接口中所含有的凸块的总数可以是较大数目。信号在管芯之间并行地通信以用于传输和接收。取决于一个总线中的数据的大小，具有操作电压和其它功能信号的32个位的数据大小设置为指代接触元件图案300的一个切片。接触元件图案300可复制达到某一数目(例如，8)以在并行通信中适应总数据大小。在实例中，数据对应于具有序列为R_D0到R_D31和T_D0到T_D31的32个位，在所述序列上，T表示用于传输的凸块且R表示用于接收的凸块。另外，多个低电压信号VSS和多个高电压VDDP还包含在接触元件图案300中。另外，还包含各种功能信号，所述功能信号包含帧T/R_FR；时钟T/R_DCK_P/N；流量控制T/R_FC[1:0]；DBIT/R_DBI[3:0]；奇偶校验T/R_PAR；以及通路修复T/R_LR[1:0]。然而，用于功能信号的凸块并非仅限于所述实施例。

表1为定义一个传输(T)群组或接收(R)群组的凸块的实例。传输群组和接收群组具有相同数目个凸块。

表1

基于上文所描述的插入层或RDL 110，各种信号在两个管芯之间进行通信。然而，在实例中，通信中的一组并行信号可转换成呈串行形式以通过具有一个接触元件的一个布线来传输/接收。一旦呈串行形式的数据信号通过IC管芯接收，则IC管芯会将数据信号解串成并行形式。

在实施例中，为了确保正确地解串成并行形式的数据信号，提供帧信号以定义每组中的N个位数据。在实例中，N为8，但本发明不限于8。参数N是根据实际数据传输算法确定的。此处，8位数据形成一个字节。以下实例采用8位信号作为实例以用于描述。

基于封装工艺，两个管芯的通信实体层可通过充当并行总线的插入层或RDL 110连接。然而，并行总线的每一接触元件传输串行化数据。

基于并行总线在插入层或RDL 110处，参考时钟用于一个管芯的串行器中并且还通过并行总线传输到在通信中的另一管芯上的解串器。由于参考时钟和串行化数据同时传输，解串器需要适当地对准/追踪参考时钟以将串行化数据正确地采样为并行数据。描述根据参考时钟的串行器和解串器的机制。

图6是根据本发明的实施例的示意性地示出串行器和解串器的机制的图。参考图6，第一管芯400的串行器402到第二管芯450处的解串器456之间的数据传输操作，所述第二管芯450通过插入层或RDL 110连接到第一管芯400。将来自锁相环路(phase locked loop；PLL)350的参考时钟提供给实施于一个管芯400中的串行器402和实施于另一管芯450中的解串器456。在实施例中，管芯450还可包含时钟恢复电路452以从锁相环路(PLL)350接收转发时钟且通过适当相位调整从如转发的输入时钟恢复。在时钟恢复电路452之后时钟用于解串器456中。

在实施例中，多个串行器402用于分别串行化对应的多个并行数据，以分别形成由TXD<0>、TXD<1>...等指示的串行化数据。在操作中采用串行化数据TXD<0>作为实例来进行描述，并行数据存储在由PMAD指示的数据处理块406中。在实例中的并行数据包含并行的16个位。与实例相对应，四个串行化单元408包含在一个串行器402中以用于四个串行化阶段。对应于16个位处理的第一串行化阶段从传输侧TX_Side处的纹波计数器404接收具有如由CK 16t所指示的时钟速率的参考时钟。第一阶段处的串行化单元408将并行的16个位串行化成8位的并行数据信号。纹波计数器404为时钟提供四个时钟速率，其中在四个阶段中将频率除以因数2。因为在相同时钟周期中传输16个位，更小的时钟速率CK 16t用于第一阶段处的串行化单元408中，其中第一阶段处的串行化单元408不需要快时钟速率。第二串行化阶段处的串行化单元408根据时钟速率CK 8t将8位的并行数据信号串行化成4位的并行数据信号。同样，最后串行化阶段包含一个串行化单元408以并行将2位的并行化数据信号串行化成1位的串行化数据TXD<0>，将其传输到管芯450的解串器456以恢复初始并行数据。管芯450接收到的串行化数据TXD<0>由RXD<0>指示。使用相同的机制，管芯450接收到的串行化数据TXD<1>由RXD<1>指示。

来自PLL 350的时钟也由纹波计数器454在如由RX_Side所指示的接收侧处的四个阶段划分，其在实例中对应于16个位。时钟频率依序除以2，类似于纹波计数器404。可含有但不绝对需要时钟恢复452。时钟恢复452可修改来自PLL 350的时钟的相位，从而精确地采样呈串行化形式或串联形式的接收到的数据RXD<0>、数据RXD<1>。

在第一阶段处的解串单元460通过1到2的效果将实例中的16个位的一个串行化数据解串成两个暂时并行的解串化数据信号。如由CK 2t所指示的时钟速率需要足够快以用于采样16个位的串联数据。同样，第二阶段处的解串单元460通过时钟速率CK 4t的2到4的效果将两个解串化数据信号解串成四个解串化数据信号。同样，第三阶段处的解串单元460使用时钟速率CK8t具有4到8的效果。最后阶段处的解串单元460相对于在实例中的16个位具有时钟速率CK 16t的8到16的效果。完全解串的数据存储到如也由PMAD指示的数据处理块458。接收到的数据RXD<1>通过另一解串器456解串。

图7是根据本发明的实施例的示意性地示出串行器的结构的图。参考图7，进一步详细地示出具有数据信号路径的一个串行器。此外，使用操作中的16个位作为实例，第一阶段的串行化单元410接收并行的16个位。第一阶段的串行化单元410具有将16个位数据信号串行化成8个位数据信号的串行化能力，如由16:8所指示。在实例中含有第二阶段串行化单元412、第三阶段串行化单元414以及第四阶段串行化单元416以分别串行化如由8:4、4:2和2:1所指示的数据信号。在实例中，在四个阶段中在除频器422处时钟的频率除以2，其中第四阶段时钟可在无分频的情况下仅为输入时钟CLK。

采用第二阶段的串行化单元412作为实例来描述串行化功能。包含四个串行化块420以将数据信号从8个位串行化到4个位。每一串行化块420接收两个位输入数据信号且输出一个位数据信号，如由2:1所指示，以用于下一个串行化阶段。同样，第三阶段的串行化单元414包含两个串行化块420以将数据信号从4个位串行化到2个位。第四阶段串行化单元416包含一个串行化块420以将数据信号从2个位串行化到1个位。

图8是根据本发明的实施例的示意性地示出解串器的结构的图。参考图8，实施例的具有16个位的初始并行数据在图7中完全串行化且随后由解串器接收为数据。输入时钟CLK可根据解串单元中的实际需要进行除频(除频器432)，所述解串单元包含第一阶段解串单元470、第二阶段解串单元472、第三阶段解串单元474和第四阶段解串单元476。

由1:2所指示的第一阶段的解串单元470包含一个解串块430。每一解串块430将一个位输入数据信号解串成两个位输出数据信号，如由1:2所指示。因此，由2:4所指示的第二阶段解串单元472包含两个解串块430。由4:8所指示的第三阶段的解串单元474包含四个解串块430。由8:16所指示的第四阶段解串单元476包含八个解串块430。如所提到，并行的16个位数据信号从第四阶段解串单元476输出。

相对于16个位的数据大小，串行化和解串中的阶段的数目为四个阶段但本发明不限于四个阶段。其取决于所传输的数据大小。

图9是根据本发明的实施例的示意性地示出串行化块的结构的图。参考图9，在实施例中，如也在图7中所示出的串行化块420可包含两个触发器(flip-flop；FF)500，其分别接收两个输入数据信号D0和输入数据信号D1。在实例中，数据信号D1通过在FF 500之后连接的锁存器L 502锁存。复用器Mux 504接收通过FF 500的数据信号D0和通过FF 500和锁存器L 502的数据信号D1。时钟CK通常用于控制FF 500、锁存器L 502以及复用器Mux504。因此，复用器Mux 504中的数据信号D0和数据信号D1在时钟CK的控制下由复用器Mux 504的输出端OUT依序输出。串行化块420可实施于多个阶段中以将并行数据串行化成串联数据，即，串行化数据。

图10是根据本发明的实施例的示意性地示出解串块的结构的图。参考图10，在实施例中，如也在图8中所示出的解串块430可包含两个触发器(FF)508，其分别接收一个输入数据信号IN但一个输入数据信号IN在进入FF 508之前进入锁存器L 506。时钟CK也控制锁存器L 506和FF 508。在实例中，数据信号D1在不锁存的情况下从一个FF 508输出。含有锁存器L 506的数据信号IN将即时解串成数据信号D0。因此，在两个位中的数据信号D0和数据信号D1呈并行形式以用于输出。解串块430可实施于多个阶段中以将串联数据解串成并行数据，即，解串化数据。

图11是根据本发明的实施例的示意性地示出具有时钟恢复(CR)逻辑的解串器的结构的图。参考图11且还参考图6的一部分，时钟恢复(CR)逻辑530包含在解串器中且可通过数据信号本身获取时钟。一般来说，采样器520接收参考时钟DCKP、参考时钟DCKN且提供在多个阶段中通过多个除频器526的时钟rxclk。解串器也根据具有时钟速率的时钟rxclk将数据信号传递到解复用器(de-multiplexer；Demux)528以输出呈16个位的并行信息数据rxdat[15:0]作为实例。为了从信息数据本身获取时钟，另一解复用器(Demux)524可直接产生上升边缘和下降边缘作为边缘数据rxedge[15:0]。时钟恢复(CR)逻辑530采样信息数据rxdat[15:0]和边缘数据rxedge[15:0]以产生相位值rx_phase。来自CR逻辑530的相位值rx_phase输入到相位旋转器522，所述相位旋转器522根据相位值rx_phase以调整参考时钟DCKP、参考时钟DCKN的相位，使参考时钟DCKP、参考时钟DCKN的采样边缘恰当地位于约数据眼(Data Eye)的中间处缘，从而正确地采样数据信号。也参考图6，时钟恢复(CR)逻辑530接收输入时钟600CLK，且相位旋转器522可对输入时钟600CLK提供适当修改从而提供用于采样数据的时钟。时钟600CLK与数据分开应用。在实施例中的采样时钟为用于所有采样和解串化阶段的采样时钟。

在前文描述中，可实现以下一些特征。

典型的串行器/解串器(Serdes)从数据流恢复时钟且使用恢复的时钟来采样数据。所提议的本发明传输时钟作为除数据之外的单独网。本发明使用时钟转发方案。因此，时钟可不一定从数据恢复，而采样时钟从输入转发时钟恢复。此方式可简化许多时钟恢复且达到较好的采样时钟质量。本发明可提供与数据分开的传输时钟因为CoWoS/InFO可传输许多布线轨迹。

在典型串行器/解串器中，每一数据通路为独立接口。每一通路应从其数据流恢复时钟以便采样通过此通路传输的数据。在本发明的一个实施例中，一个转发时钟通过许多数据信道共享。因此，时钟恢复也可通过许多数据信道共享。一个恢复时钟可用于采样所有数据位。其也简化许多电路且减少电路和功率。本发明可提供通过同一时钟采样许多数据信道因为CoWoS/InFO允许用于所有数据信道和时钟信道的准确且相同的布线轨迹和延迟。

典型的串行器/解串器使用数据流以恢复时钟。因此，数据必须一直转换。甚至在不存在传输的数据时。甚至在传输的数据未充分地转换时数据随机化用以具有较高转换。本发明从独立的转发时钟恢复时钟。数据不必转换。可在无随机化的情况下传输数据。

本发明也可实现为第一管芯与第二管芯之间的通信接口的电路和管理第一管芯与第二管芯之间的通信接口的方法。

在实施例中，电路包含：第一管芯的第一接口，具有用以将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；和第二管芯的第二接口，具有用以接收串行化数据且将其解串成呈并行形式的具有N个位的解串的数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将第一时钟提供给串行器的第一纹波计数器且将第二时钟提供给解串器的第二纹波计数器。

在实施例中，方法包含：实施第一管芯的第一接口，包含用以将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；实施第二管芯的第二接口，包含用以接收串行化数据且将其解串成呈并行形式的具有N个位的解串化数据的解串器。另外，方法包含实施连接在第一管芯与第二管芯之间的互连结构以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。也实施时钟产生器以将第一时钟提供给串行器的第一纹波计数器且将第二时钟提供给解串器的第二纹波计数器。

在实施例中，关于通信接口的电路和方法及用于管理通信接口的方法，第一纹波计数器接收第一时钟且通过在多个串行化级中将第一时钟的时钟速率依序除以因数2以依序提供对应于串行化阶段的多个第一分频时钟信号。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，串行器包含多个第一串行化单元，其用以从分别最高时钟速率到最低时钟速率接收具有N个位的输入数据以及第一分频时钟信号，其中第一串行化单元中的每一个按因数2对输入数据进行串行化，直到输入数据的N个位串行化成串行化数据为止。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，第一串行化单元的第一串行化阶段接收呈并行形式的具有N个位的输入数据且将其串行化成N/2个瞬态串行化数据，其中第一串行化单元的第二串行化阶段依序接收N/2个瞬态串行化数据且串行化成N/2/2个瞬态串行化数据，其中第一串行化单元的最后一个串行化阶段将来自前一串行化阶段的两个瞬态串行化数据接收到串行化数据中。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，N为数目2

在实施例中，关于通信接口的电路和用于管理通信接口的方法，第一串行化单元中的每一个包含2

在实施例中，关于通信接口的电路和用于管理通信接口的方法，第二纹波计数器接收第二时钟且在多个解串化阶段中将第二时钟的时钟速率依序除以因数2以依序提供对应于解串化阶段的多个第二分频时钟信号。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，解串器包含多个解串单元，其用以分别从最高时钟速率到最低时钟速率接收串行化数据以及第二分频时钟信号，其中解串单元中的每一个按因数2对输入数据进行解串，直到输入数据的N个位解串成呈并行形式的解串化数据为止。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，解串单元的第一解串化阶段接收呈串联形式的具有N个位的串行化数据且将其解串成2个瞬态解串化数据，其中解串单元的第二解串化阶段依序接收2个瞬态解串化数据且将解串成4个瞬时解串化数据，其中解串单元的最后一个解串化阶段将来自前一解串化阶段的N/2个瞬态解串化数据接收到呈并行形式的具有N个位的解串化数据中。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，N为数目2

在实施例中，关于通信接口的电路和用于管理通信接口的方法，解串单元中的每一个包含2

在实施例中，关于通信接口的电路和用于管理通信接口的方法，第二管芯还包含：时钟恢复逻辑，其采样解串化数据和解串化数据的上升沿以确定时钟相位；和相位旋转器，其接收时钟相位以确定相位偏移来修改解串器的第二时钟。

在实施例中，关于通信接口的电路和用于管理通信接口的方法，输入数据通过双倍数据速率(DDR)传输。

对于本领域的技术人员将显而易见的是，可在不脱离本公开的范围或精神的情况下对所公开实施例进行各种修改和变化。鉴于前述内容，希望本公开涵盖修改和变化，前提为所述修改和变化属于所附权利要求和其等效物的范围内。