一种可实现并行布线的FPGA设计方法

摘要

本申请公开了一种可实现并行布线的FPGA设计方法，涉及FPGA领域，该方法对FPGA内部的可编程逻辑资源划分为正常布局区和预留空白区，在布局时将用户输入网表在FPGA内部的各个正常布局区内进行布局得到初始布局结果，对线网端点分布在至少两个不同的正常布局区内的原始线网可以利用预留空白区内的一对预定连接端拆分为若干个对应到不同正常布局区的待布线网，由此各个区域有各自的网表及布线资源图，因此在并行绕线时，各个区域内的绕线结果相互独立、互不干扰，可分别进行绕线后直接将结果进行全局的合并，无需再对不同的区域进行冲突解决，运行结果不受网表处理次序及设计环境影响，可以有效的提高设计效率。