半导体外延结构及其形成方法

摘要

一种半导体外延结构及其形成方法，所述半导体外延结构包括：成核层配置在基板上；缓冲层配置在成核层上；半导体层配置在缓冲层上；阻障层配置在半导体层上；以及顶盖层配置在阻障层上。在半导体外延结构的翘曲率小于等于+/‑30微米的情况下，半导体层的厚度与缓冲层的厚度的比值的最大值或最小值以下列式子表示：Y＝aX1‑bX2+cX3，X1≧0nm，X2≧750nm，X3≧515nm，其中X1为成核层的厚度，X2为缓冲层的厚度，X3为半导体层的厚度，a、b、c分别为常数，Y为半导体层的厚度与缓冲层的厚度的比值(X3/X2)。

说明书

技术领域

本发明涉及一种半导体结构及其形成方法，尤其涉及一种半导体外延结构及其形成方法。

背景技术

外延(Epitaxy)是指在基板上长出新结晶，以形成半导体层的技术。由于以外延工艺所形成的膜层具有纯度高、厚度控制性佳等优点，因此外延技术已经广泛应用在射频组件或功率组件的制造中。

在基板上外延生长III族氮化物半导体层的技术中，由于基板与III族氮化物半导体层之间的晶格失配(lattice mismatch)与热膨胀系数的差异，其容易导致基板变形并使得III族氮化物半导体层产生裂纹(crack)等问题。在现有技术中，通过将缓冲层形成在基板与III族氮化物半导体层之间，以降低基板与III族氮化物半导体层之间的晶格系数差异，进而降低裂纹产生。

然而，缓冲层与III族氮化物半导体层的厚度的不匹配也会导致整个半导体外延结构产生滑移线(slip line)、翘曲(Bowing)、裂纹，更甚至破片等缺陷。因此，目前亟需求能解决或改善上述问题的半导体外延结构及其形成方法。

发明内容

本发明提供一种半导体外延结构及其形成方法，其可在半导体外延结构的翘曲率小于等于+/-30微米的情况下，找出半导体层的厚度与缓冲层的厚度的比值的最大值或最小值。

本发明提供一种半导体外延结构包括：基板、成核层、缓冲层、半导体层、阻障层以及顶盖层。成核层配置在基板上。缓冲层配置在成核层上。半导体层配置在缓冲层上。阻障层配置在半导体层上。顶盖层配置在阻障层上。在半导体外延结构的翘曲率(bowing)小于等于+/-30微米的情况下，半导体层的厚度与缓冲层的厚度的比值的最大值或最小值以下列式子表示：Y＝aX1-bX2+cX3，X1≧0nm，X2≧750nm，X3≧515nm，其中X1为成核层的厚度，X2为缓冲层的厚度，X3为半导体层的厚度，a、b、c分别为常数，Y为半导体层的厚度与缓冲层的厚度的比值(X3/X2)并且介于最大值与最小值之间。

在本发明的一实施例中，当a为0.098167，b为0.008583，且c为0.005652时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最大值，且当a为0.09546，b为-0.003735，且c为-0.012168时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最小值，其中成核层的厚度介于0nm至36nm之间，缓冲层的厚度介于750nm至1755nm之间，而半导体层的厚度介于515nm至1491nm之间。

在本发明的一实施例中，上述最大值介于0.89至1.99之间，而上述最小值介于0.29至0.56之间。

在本发明的一实施例中，上述半导体外延结构，还包括间隔层配置在阻障层与半导体层之间。

在本发明的一实施例中，当a为0.10249，b为0.006845，且c为0.00583时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最大值，且当a为-0.6908，b为0.030257，且c为0.08209时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最小值，其中成核层的厚度介于0nm至21nm之间，缓冲层的厚度介于750nm至1385nm之间，半导体层的厚度介于515nm至1141nm之间。

在本发明的一实施例中，上述最大值介于0.88至1.52之间，而上述最小值介于0.37至0.57之间。

本发明提供一种半导体外延结构的形成方法，其步骤如下。在基板上形成成核层。在成核层上形成缓冲层。在缓冲层上形成半导体层。在半导体层上形成阻障层。在阻障层上形成顶盖层。在半导体外延结构的曲率(curvature)小于等于+/-100km

在本发明的一实施例中，当a为0.098167，b为0.008583，且c为0.005652时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最大值。当a为0.09546，b为-0.003735，且c为-0.012168时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最小值，其中成核层的厚度介于0nm至36nm之间，缓冲层的厚度介于750nm至1755nm之间，而半导体层的厚度介于515nm至1491nm之间。

在本发明的一实施例中，上述半导体外延结构的形成方法，还包括：于半导体层上形成间隔层，其中间隔层介于半导体层与阻障层之间。

在本发明的一实施例中，当a为0.10249，b为0.006845，且c为0.00583时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最大值。当a为-0.6908，b为0.030257，且c为0.08209时，通过上述式子可求得半导体层的厚度与缓冲层的厚度的比值的最小值，其中成核层的厚度介于0nm至21nm之间，缓冲层的厚度介于750nm至1385nm之间，半导体层的厚度介于515nm至1141nm之间。

基于上述，本发明实施例可设定不同成核层的厚度，并通过上述式子求得半导体层的厚度与缓冲层的厚度的比值的最大值或最小值，以使半导体外延结构的翘曲率或曲率小于等于预定值，进而减少滑移线、裂纹，更甚至破片等缺陷的产生，并提升半导体外延结构的良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明的第一实施例的一种半导体外延结构的剖面示意图；

图2是依照本发明的第二实施例的一种半导体外延结构的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。

图1是依照本发明的第一实施例的一种半导体外延结构的剖面示意图。以下实施例的半导体外延结构可应用于场效晶体管领域，例如高功率场效晶体管(high powerfield-effect transistors)、高频晶体管(high efficiency transistors)或高电子迁移率晶体管(high electron mobility transistors，HEMT)等。

请参照图1，本发明的第一实施例的半导体外延结构10由下到上依序包括：基板100、成核层102、缓冲层104、半导体层106、阻障层108以及顶盖层110。半导体外延结构10的形成方法如下所示。

首先，提供基板100。在一实施例中，基板100可视为一成长基板，其材料可例如是蓝宝石(Sapphire)、碳化硅(SiC)、氮化铝(AlN)、硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)或其组合。在本实施例中，基板100可以是硅基板，其晶面(crystal plane)可例如但不限于是(111)、(110)、(100)等。在其他实施例中，基板100也可以是绝缘体上硅(silicon-on-insulator，SOI)基板。

接着，在基板100上选择性地形成成核层102。在一实施例中，成核层102可包括AlN层、Al层或其组合。成核层102的形成方法可例如是金属有机化学气相沉积法(metalorganic chemical vapor deposition，MOCVD)或分子束外延法(molecular beamepitaxy，MBE)，其厚度可介于0nm至50nm之间。在一些实施例中，成核层102可防止基板100的Si与后续形成的缓冲层104或半导体层106的Ga反应而形成共熔金属的回熔现象。在替代实施例中，成核层102可降低基板100与后续形成的缓冲层104之间的缺陷密度，以减少应力。

之后，在成核层102上形成缓冲层104，使得成核层102位于基板100与缓冲层104之间。在一实施例中，缓冲层104可以是超晶格结构(superlattice structure)以和/或渐变结构(graded structure)。超晶格结构可包括至少两个不同的叠层结构(laminatedstructure)，举例来说，缓冲层104由下到上依序包括第一叠层、第二叠层以及第三叠层。第一叠层包括交替堆叠的多个AlN层与多个Al

值得注意的是，由于缓冲层104可舒缓基板100(或成核层102)与半导体层106之间由于晶格常数所导致的应力累积。因此，本实施例的缓冲层104可减少半导体层106与基板100之间因热膨胀系数差异而产生的应力，以避免裂纹或破片。另外，最靠近成核层102的缓冲层104的Al含量高于最靠近半导体层106的缓冲层104的Al含量，其可提升外延质量且有利于后续组件开发。

在一些实施例中，缓冲层104的形成方法可以是金属有机化学气相沉积法(MOCVD)或分子束外延法(MBE)，其厚度可介于750nm至1800nm之间。在其他实施例中，缓冲层104的材料包括多个AlN层与多个AlGaN层所构成的叠层结构、多个AlN层与多个GaN层所构成的叠层结构、多个GaN层与多个AlGaN层所构成的叠层结构等。

接着，在缓冲层104上形成半导体层106，使得缓冲层104位于成核层102与半导体层106之间。在一实施例中，半导体层106可以是氮化物半导体层，例如是未经掺杂(undoped)或非刻意掺杂(unintentionally doped)氮化镓(GaN)层、碳掺杂GaN层、铁掺杂GaN层或其组合。在替代实施例中，半导体层106的形成方法可例如是金属有机化学气相沉积法(MOCVD)或分子束外延法(MBE)，其厚度可介于515nm至1500nm之间。

在其他实施例中，半导体层106可包括底层与配置于所述底层上的通道层。具有高电子迁移率的二维电子气(2-dimensional electron gas，2DEG)可形成于所述通道层中，以形成高电子迁移率晶体管(HEMT)。

然后，在半导体层106上形成阻障层108，使得半导体层106位于缓冲层104与阻障层108之间。在一实施例中，阻障层108的材料包括AlGaN、AlN、AlInN、InN、AlGnInN或其组合。在一些实施例中，阻障层108的形成方法可以是金属有机化学气相沉积法(MOCVD)或分子束外延法(MBE)，其厚度可介于4nm至30nm之间。

接着，在阻障层108上形成顶盖层110，使得阻障层108位于半导体层106与顶盖层110之间。在一实施例中，顶盖层110的材料包括GaN、Si3N4或其组合。在一些实施例中，阻障层108的形成方法可以是金属有机化学气相沉积法(MOCVD)、分子束外延法(MBE)或等离子增强化学气相沉积法(PECVD)，其厚度可介于2nm至4nm之间。

值得注意的是，在本实施例中，在半导体外延结构10的曲率小于等于+/-100km

一般而言，当半导体外延结构的曲率大于+/-100km

在一些实施例中，当a为0.098167，b为0.008583，且c为0.005652时，通过上述式子可求得半导体层106的厚度与缓冲层104的厚度的比值的最大值。也就是说，先设定成核层102的厚度，并将成核层102的预设厚度(例如X1＝0nm、10nm、20nm或36nm)与缓冲层104的最小厚度(例如X2＝750nm)代入下列式(1)：

Y＝0.098167×X1-0.008583×X2+0.005652×X3 (1)

在此情况下，便可求得在半导体外延结构10的曲率小于等于+/-100km

为了证明本发明的可实现性，以下列举多个实例来对本发明的半导体外延结构10做更进一步地说明。虽然描述了以下实验，但是在不逾越本发明范畴的情况下，可适当改变所用材料、其量及比率、处理细节以及处理流程等等。因此，不应根据下文所述的实验对本发明作出限制性的解释。

表1

实例1-实例4

提供硅基板。接着，通过MOCVD在硅基板上依序形成成核层(AlN层)、缓冲层(多个AlN层与AlGaN层交替堆叠所形成的超晶格结构)以及半导体层(未掺杂及有掺杂的GaN层)。成核层的厚度、缓冲层的厚度以及半导体层的厚度如表1所示。然后，测量实例1-实例4的半导体外延结构的弯曲程度，实例1-实例4的半导体外延结构的曲率皆小于等于+/-100km

由表1可知，将实例1-实例4所测量出来成核层的厚度X1、缓冲层的厚度X2以及半导体层的厚度X3是满足上述式(1)。也就是说，上述等式(1)中等号的左右两边是相等的。因此，本发明实施例可设定不同成核层的厚度，并通过上述式(1)求得半导体层的厚度与缓冲层的厚度的比值Y的最大值。

在另一实施例中，当a为0.09546，b为-0.003735，且c为-0.012168时，通过上述式子则可求得半导体层106的厚度与缓冲层104的厚度的比值的最小值。也就是说，先设定成核层102的厚度，并将成核层102的预设厚度(例如X1＝0nm、10nm、20nm或36nm)与半导体层106的最小厚度(例如X3＝515nm)代入下列式(2)：

Y＝0.09546×X1+0.003735×X2-0.012168×X3 (2)

在此情况下，便可求得在半导体外延结构10的曲率小于等于+/-100km

表2

实例5-实例8

实例5-8的形成步骤类似上述实例1-4的形成步骤，其中成核层的厚度、缓冲层的厚度以及半导体层的厚度如表2所示。然后，测量实例5-实例8的半导体外延结构的弯曲程度，实例5-实例8的半导体外延结构的曲率皆小于等于+/-100km

由表2可知，将实例5-实例8所测量出来成核层的厚度X1、缓冲层的厚度X2以及半导体层的厚度X3是满足上述式(2)。也就是说，上述等式(2)中等号的左右两边是相等或相似的。因此，本发明实施例可设定不同成核层的厚度，并通过上述式(2)求得半导体层的厚度与缓冲层的厚度的比值Y的最小值。

另外，由表1与表2可知，当成核层的厚度为0nm至36nm时，缓冲层的厚度可介于750nm至1755nm之间，而半导体层的厚度可介于515nm至1491nm之间。此外，半导体层的厚度与缓冲层的厚度的比值Y的最大值可介于0.89至1.99之间，且最小值可介于0.29至0.56之间。也就是说，在上述厚度范围区间或比值Y区间内，半导体外延结构的曲率可小于等于+/-100km

图2是依照本发明的第二实施例的一种半导体外延结构的剖面示意图。

请参照图2，基本上，第二实施例的半导体外延结构20与第一实施例的半导体外延结构10相似。上述两者不同的地方在于：第二实施例的半导体外延结构20还包括间隔层107位于半导体层106与阻障层108之间。在一实施例中，间隔层107可包括AlN层。在一些实施例中，间隔层107的形成方法可例如是金属有机化学气相沉积法(MOCVD)或分子束外延法(MBE)，其厚度可介于1nm至2nm之间。在另一实施例中，间隔层107的材料与阻障层108的材料不同，且间隔层107的晶格常数可小于阻障层108的晶格常数。在替代实施例中，间隔层107可增加电子迁移率并增加载子局限能力，进而改善2DEG特性。

值得注意的是，在本实施例中，在半导体外延结构20的曲率小于等于+/-100km

举例来说，在一些实施例中，当a为0.10249，b为0.006845，且c为0.00583时，通过上述式子可求得半导体层106的厚度与缓冲层104的厚度的比值的最大值。也就是说，先设定成核层102的厚度，并将成核层102的预设厚度(例如X1＝0nm、10nm、20nm或21nm)与缓冲层104的最小厚度(例如X2＝750nm)代入下列式(3)：

Y＝0.10249×X1-0.006845×X2+0.00583×X3 (3)

在此情况下，便可求得在半导体外延结构20的曲率小于等于+/-100km

为了证明本发明的可实现性，以下列举多个实例来对本发明的半导体外延结构20做更进一步地说明。

表3

实例9-实例12

提供硅基板。接着，通过MOCVD在硅基板上依序形成成核层(AlN层)、缓冲层(多个AlN层与AlGaN层交替堆叠所形成的超晶格结构)、半导体层(未掺杂及有掺杂的GaN层)以及间隔层(AlN层)。成核层的厚度、缓冲层的厚度以及半导体层的厚度如表3所示，而间隔层的厚度则约为1nm。然后，测量实例9-实例12的半导体外延结构的弯曲程度，实例9-实例12的半导体外延结构的曲率皆小于等于+/-100km

由表3可知，将实例9-实例12所测量出来成核层的厚度X1、缓冲层的厚度X2以及半导体层的厚度X3是满足上述式(3)。也就是说，上述等式(3)中等号的左右两边是相等或相似的。因此，本发明实施例可设定不同成核层的厚度，并通过上述式(3)求得半导体层的厚度与缓冲层的厚度的比值Y的最大值。

在另一实施例中，当a为-0.6908，b为0.030257，且c为0.08209时，通过上述式子则可求得半导体层106的厚度与缓冲层104的厚度的比值的最小值。也就是说，先设定成核层102的厚度，并将成核层102的预设厚度(例如X1＝0nm、10nm、20nm或21nm)与半导体层106的最小厚度(例如X3＝515nm)代入下列式(4)：

Y＝-0.6908×X1-0.030257×X2+0.08209×X3 (4)

在此情况下，便可求得在半导体外延结构20的曲率小于等于+/-100km

表4

实例13-实例16

实例13-16的形成步骤类似上述实例9-12的形成步骤，其中成核层的厚度、缓冲层的厚度以及半导体层的厚度如表4所示，而间隔层的厚度则约为1nm。然后，测量实例13-实例16的半导体外延结构的弯曲程度，实例13-实例16的半导体外延结构的曲率皆小于等于+/-100km

由表4可知，将实例13-实例16所测量出来成核层的厚度X1、缓冲层的厚度X2以及半导体层的厚度X3是满足上述式(4)。也就是说，上述等式(4)中等号的左右两边是相等的。因此，本发明实施例可设定不同成核层的厚度，并通过上述式(4)求得半导体层的厚度与缓冲层的厚度的比值Y的最小值。

由表3与表4可知，当成核层的厚度为0nm至21nm时，缓冲层的厚度可介于750nm至1385nm之间，半导体层的厚度可介于515nm至1141nm之间。此外，半导体层的厚度与缓冲层的厚度的比值Y的最大值可介于0.88至1.52之间，且最小值可介于0.37至0.57之间。也就是说，在上述厚度范围区间或比值Y区间内，半导体外延结构的曲率可小于等于+/-100km

综上所述，本发明实施例可设定不同成核层的厚度，并通过上述式子求得半导体层的厚度与缓冲层的厚度的比值的最大值或最小值，以使半导体外延结构的翘曲率或曲率小于等于预定值，进而减少滑移线、裂纹，更甚至破片等缺陷的产生，并提升半导体外延结构的良率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。