半导体存储器装置

摘要

一种半导体存储器装置，该半导体存储器装置包括：存储器单元，其用于存储数据；页缓冲器，其通过位线连接到存储器单元，以将数据存储在存储器单元中或从存储器单元读取数据；以及高速缓存锁存器，其通过总线节点连接到页缓冲器。当执行页缓冲器和高速缓存锁存器之间的比特数据传输操作时，总线节点在开始比特数据传输操作之前放电。

说明书

技术领域

本公开总体上涉及电子装置，更具体地，涉及一种半导体存储器装置。

背景技术

存储器装置可按照串水平于半导体基板布置的二维结构形成，或者按照串垂直于半导体基板布置的三维结构形成。三维存储器装置是为了克服二维存储器装置中的集成度限制而设计的存储器装置，并且可包括在半导体基板上垂直地层叠的多个存储器单元。

发明内容

根据本公开的一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元，其被配置为存储数据；至少一个页缓冲器，其通过位线连接到存储器单元，以将数据存储在存储器单元中或从存储器单元读取数据；以及至少一个高速缓存锁存器，其通过总线节点连接到所述至少一个页缓冲器，其中，当执行所述至少一个页缓冲器与所述至少一个高速缓存锁存器之间的比特数据传输操作时，总线节点在开始比特数据传输操作之前放电。

根据本公开的另一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：页缓冲器，其包括主锁存器；以及高速缓存锁存器，其通过总线节点连接到页缓冲器，其中，当执行主锁存器与高速缓存锁存器之间的比特数据传输操作时，总线节点在开始比特数据传输操作之前放电到表示逻辑值0的电压。

根据本公开的另一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元，其被配置为存储数据；至少一个页缓冲器，其通过位线连接到存储器单元，以将数据存储在存储器单元中或从存储器单元读取数据；至少一个高速缓存锁存器，其通过总线节点连接到所述至少一个页缓冲器；以及总线节点设定组件，其联接到总线节点。总线节点设定组件被配置为在所述至少一个页缓冲器与所述至少一个高速缓存锁存器之间通过总线节点发送数据之前对总线节点进行放电。

根据本公开的另一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：至少一个页缓冲器，其包括主锁存器；至少一个高速缓存锁存器，其通过总线节点连接到页缓冲器；以及总线节点设定组件，其联接到总线节点。总线节点设定组件被配置为在所述至少一个页缓冲器与所述至少一个高速缓存锁存器之间通过总线节点发送数据之前对总线节点进行放电。

附图说明

现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达实施方式的示例的范围。

在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

图2是示出图1所示的存储器单元阵列的实施方式的框图。

图3是示出图2所示的存储块当中的任一个存储块的电路图。

图4是示出图2所示的存储块当中的一个存储块的另一实施方式的电路图。

图5是示出图1所示的存储器单元阵列的另一实施方式的框图。

图6是示出图1所示的读/写电路和高速缓存缓冲器之间的连接关系的框图。

图7是示出根据本公开的实施方式的页缓冲器和与其连接的高速缓存锁存器的结构的电路图。

图8A和图8B是示出图7所示的主锁存器的数据发送到高速缓存锁存器的方法的图。

图9A和图9B是示出图7所示的高速缓存锁存器的数据发送到主锁存器的方法的图。

图10是示出根据本公开的另一实施方式的页缓冲器和与其连接的高速缓存锁存器的结构的电路图。

图11A和图11B是示出图10所示的主锁存器的数据发送到高速缓存锁存器的方法的图。

图12是示出主锁存器的数据发送到高速缓存锁存器的处理的时序图。

图13A和图13B是示出图10所示的高速缓存锁存器的数据发送到主锁存器的方法的图。

图14是示出高速缓存锁存器的数据发送到主锁存器的处理的时序图。

图15是示出包括图1所示的半导体存储器装置的存储器系统的框图。

图16是示出图15所示的存储器系统的应用示例的框图。

图17是示出包括参照图16描述的存储器系统的计算系统的框图。

具体实施方式

在本公开中，在结合附图阅读实施方式的以下示例之后，优点、特征及其实现方法将变得更显而易见。然而，本公开可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以描述本公开，使得本公开所属领域的技术人员可实施本公开的技术概念。

在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到所述另一元件或者可在其间插置有一个或更多个中间元件的情况下间接连接或联接到所述另一元件。另外，除非另外清楚地说明，否则当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件。

以下，将参照附图描述本公开的实施方式的示例。使用相同的标号来指代与其它附图中所示的元件相同的元件。在以下描述中，可仅描述理解根据实施方式的示例的操作所需的部分，其它部分的描述可被省略以免模糊实施方式的概念。

实施方式提供了一种能够减小峰值电流的半导体存储器装置。

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140、电压发生器150和高速缓存缓冲器160。控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。

存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL连接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读/写电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元，并且利用具有垂直沟道结构的非易失性存储器单元配置。存储器单元阵列110可被配置为具有二维结构的存储器单元阵列。在一些实施方式中，存储器单元阵列110可被配置为具有三维结构的存储器单元阵列。根据本公开的实施方式，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可包括多个子块。在示例中，多个存储块BLK1至BLKz中的每一个可包括两个子块。在另一示例中，多个存储块BLK1至BLKz中的每一个可包括四个子块。依据根据本公开的实施方式的半导体存储器装置及其操作方法，包括在存储块中的子块不限于此，在各个存储块中可包括各种数量的子块。包括在存储器单元阵列中的多个存储器单元中的每一个可存储至少1比特数据。在实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储1比特数据的单级单元(SLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储2比特数据的多级单元(MLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储3比特数据的三级单元(TLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储4比特数据的四级单元(QLC)。在一些实施方式中，存储器单元阵列110可包括各自存储5或更多比特数据的多个存储器单元。

地址解码器120、读/写电路130和电压发生器150作为用于驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL连接到存储器单元阵列110。地址解码器120在控制逻辑140的控制下操作。

地址解码器120将所接收的地址当中的块地址解码。地址解码器120根据解码的块地址选择至少一个存储块。另外，在读操作期间的读电压施加操作中，地址解码器120将电压发生器150所生成的读电压Vread施加到所选存储块的所选字线，并将电压发生器150所生成的通过电压Vpass施加到其它未选字线。另外，在编程验证操作中，地址解码器120将电压发生器150所生成的验证电压施加到所选存储块的所选字线，并将通过电压Vpass施加到其它未选字线。

地址解码器120将所接收的地址当中的列地址解码。地址解码器120将经解码的列地址发送到读/写电路130。

半导体存储器装置100的读操作和编程操作以页为单位执行。在读操作和编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一条字线。列地址由地址解码器120解码以提供给读/写电路130。

地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。

读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130可在读操作中作为“读电路”操作，并且在写操作中作为“写电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm连接到存储器单元阵列110。为了在读操作或编程验证操作中感测存储器单元的阈值电压，多个页缓冲器PB1至PBm将感测电流供应给连接到存储器单元的位线，并且各个页缓冲器通过感测节点来感测根据对应存储器单元的编程状态的电流量变化，然后将所感测的变化锁存为感测数据。读/写电路130响应于从控制逻辑140输出的页缓冲器控制信号来操作。

在读操作中，读/写电路130感测存储器单元的数据并暂时存储所读取的数据，然后将数据DATA输出到高速缓存缓冲器160。在实施方式的示例中，读/写电路130可包括列选择电路等以及页缓冲器(或页寄存器)。

控制逻辑140连接到地址解码器120、读/写电路130、高速缓存缓冲器160和电压发生器130。控制逻辑140接收命令CMD和控制信号CTRL。控制逻辑140响应于控制信号CTRL来控制半导体存储器装置100的总体操作。另外，控制逻辑140输出用于控制多个页缓冲器PB1至PBm的节点预充电电位电平的控制信号。控制逻辑140可控制读/写电路130以执行存储器单元阵列110的读操作。控制逻辑140可控制读/写电路130和高速缓存缓冲器160之间的数据交换。

电压发生器150在读操作中响应于从控制逻辑140输出的电压发生器控制信号生成读电压Vread和通过电压Vpass。

高速缓存缓冲器160可从半导体存储器装置100的外部接收数据DATA并暂时存储数据DATA，然后将数据DATA发送到读/写电路130。在实施方式中，高速缓存缓冲器160可从半导体存储器装置100外部的控制器接收用于编程操作的数据DATA，并将所接收的数据DATA发送到读/写电路130。读/写电路130可将从高速缓存缓冲器160接收的数据DATA编程在存储器单元阵列110的所选存储器单元中。

高速缓存缓冲器160可暂时存储从读/写电路130发送的数据DATA，然后将数据DATA发送到半导体存储器装置100的外部。在实施方式中，读/写电路130可读取存储在存储器单元阵列110的所选存储器单元中的数据DATA。从读/写电路130读取的数据DATA可被暂时存储在高速缓存缓冲器160中。高速缓存缓冲器160可将从读/写电路130发送的读取的数据发送到控制器。

依据根据本公开的实施方式的半导体存储器装置，在主锁存器和高速缓存锁存器之间的数据传输中总线节点PBUS不预充电而是放电的情况下，总线节点PBUS的电压在低于电源电压V1的电压和0V之间摆动。因此，在主锁存器和高速缓存锁存器之间的数据传输中消耗的峰值电流可减小。

图2是示出图1所示的存储器单元阵列110的实施方式的框图。

参照图2，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维结构。各个存储块可包括层叠在基板(未示出)上的多个存储器单元。多个存储器单元可沿着+X、+Y和+Z方向布置。各个存储块的结构将参照图3和图4描述。

图3是示出图2所示的存储块BLK1至BLKz当中的任一个存储块BLK1的电路图。

参照图3，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储块BLK1中，m个单元串布置在行方向(即，+X方向)上。布置在行方向上的m个单元串分别连接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串布置在列方向(即，+Y方向)上。为了描述方便，图3中仅示出布置在列方向上的两个串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个形成为“U”形状。多个单元串CS11至CS1m和CS21至CS2m中的每一个包括层叠在存储块BLK1下方的基板(未示出)上的管式晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST。

选择晶体管SST和DST和存储器单元MC1至MCn可具有彼此相似的结构。例如，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括连接到对应行线的沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。

各个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。源极选择晶体管SST的栅极共同连接到源极选择线SSL。

各个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT连接。第一存储器单元MC1至第p存储器单元MCp在+Z方向的相反方向上依次布置，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次布置，并且串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。

各个单元串的管式晶体管PT的栅极连接到管线PL。

各个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。第一行上的单元串CS11至CS1m的漏极选择晶体管DST连接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管DST连接到第二漏极选择线DSL2。

因此，布置在相同行(+X方向)上的单元串(例如，CS11至CS1m)通过对应漏极选择晶体管连接到相同的漏极选择线(例如，DSL1)。布置在不同行上的单元串(例如，CS11和CS21)连接到不同的漏极选择线DSL1和DSL2。

图4是示出图2所示的存储块BLK1至BLKz当中的一个存储块BLK1的另一实施方式BLK1’的电路图。

参照图4，第一存储块BLK1’包括多个单元串CS11’至CS1m’和CS21’至CS2m’。在第一存储块BLK1’中，m个单元串布置在行方向(即，+X方向)上。布置在行方向上的m个单元串分别连接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串布置在列方向(即，+Y方向)上。为了描述方便，图4中仅示出布置在列方向上的两个串。

多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括层叠在存储块BLK1’下方的基板(未示出)上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和漏极选择晶体管DST。

各个单元串的源极选择晶体管SST连接到公共源极线CSL。各个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。各个单元串的源极选择晶体管SST的栅极连接到源极选择线SSL。

各个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。相同高度处的存储器单元连接到相同字线。第一存储器单元MC1至第n存储器单元MCn分别连接到第一字线WL1至第n字线WLn。

各个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。布置在相同行(+X方向)上的单元串的漏极选择晶体管DST连接到相同的漏极选择线。第一行上的单元串CS11’至CS1m’的漏极选择晶体管DST连接到第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管DST连接到第二漏极选择线DSL2。

因此，除了从图4所示的各个单元串排除管式晶体管PT之外，图4所示的存储块BLK1’具有与图3所示的存储块BLK1的电路相似的电路。

在图4中，布置在行方向上的第一至第m串CS11’至CS1m’或CS21’至CS2m’分别连接到第一位线BL1至第m位线BLm。在另一实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。另外，将理解，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可分别连接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可分别连接到奇数位线。

图5是示出图1所示的存储器单元阵列110的另一实施方式的框图。

本公开的技术概念可应用于存储器单元二维布置的情况。参照图5，存储器单元阵列包括多个平面存储块PBLK1至PBLKz。多个平面存储块PBLK1至PBLKz中的每一个包括第一单元串CS1至第m单元串CSm。第一单元串CS1至第m单元串CSm分别连接到第一位线BL1至第m位线BLm。

单元串CS1至CSm中的每一个包括源极选择晶体管SST、串联连接的多个存储器单元M1至Mn以及漏极选择晶体管DST。源极选择晶体管SST连接到源极选择线SSL。第一存储器单元M1至第n存储器单元Mn分别连接到第一字线WL1至第n字线WLn。漏极选择晶体管DST连接到漏极选择线DSL。源极选择晶体管SST的源极侧连接到公共源极线CSL。漏极选择晶体管DST的漏极侧连接到对应位线。源极选择线SSL、第一字线WL1至第n字线WLn以及漏极选择线DSL由地址解码器120驱动。

在实施方式中，各个存储器单元可以是非易失性存储器单元。

图6是示出图1所示的读/写电路130和高速缓存缓冲器160之间的连接关系的框图。

参照图6，读/写电路130可包括多个页缓冲器PB1至PBm。高速缓存缓冲器160可包括多个高速缓存锁存器CL1至CLm。在实施方式中，多个高速缓存锁存器CL1至CLm可分别与多个页缓冲器PB1至PBm一一对应。在示例中，高速缓存锁存器CL1可存储要发送到页缓冲器PB1的比特数据。另外，高速缓存锁存器CL1可存储从页缓冲器PB1接收的比特数据。在另一示例中，高速缓存锁存器CL2可存储要发送到页缓冲器PB2的比特数据。另外，高速缓存锁存器CL2可存储从页缓冲器PB2接收的比特数据。

包括在读/写电路130中的页缓冲器PB1至PBm可一对一连接到包括在高速缓存缓冲器160中的高速缓存锁存器CL1至CLm。然而，在实施方式中，如图6所示，包括在读/写电路130中的页缓冲器PB1至PBm可按总线结构连接到包括在高速缓存缓冲器160中的高速缓存锁存器CL1至CLm。因此，页缓冲器PB1至PBm可分别通过总线节点PBUS连接到对应高速缓存锁存器CL1至CLm。即，页缓冲器PB1至PBm分别通过共享总线节点PBUS来连接到对应高速缓存锁存器CL1至CLm。因此，在特定页缓冲器(例如，PB1)和与其对应的高速缓存锁存器(例如，CL1)之间发送比特数据的同时，在其它页缓冲器(例如，PB2至PBm)和分别与其对应的高速缓存锁存器(例如，CL2至CLm)之间可能不发送比特数据。

在图6中，示出包括在读/写电路130中的所有页缓冲器PB1至PBm通过一条总线连接到对应高速缓存锁存器CL1至CLm的情况。然而，页缓冲器PB1至PBm可通过多条总线连接到对应高速缓存锁存器CL1至CLm。

图7是示出根据本公开的实施方式的页缓冲器PB和与其连接的高速缓存锁存器CL的结构的电路图。在图7中，将省略页缓冲器PB和与其对应的位线之间的连接关系的例示。

参照图7，页缓冲器PB包括主锁存器ML1、锁存晶体管T1、第一传输晶体管T2、第一锁存控制晶体管T8、第二锁存控制晶体管T9、第二传输晶体管T3、锁存传输晶体管T10、SO预充电晶体管T11和总线节点设定组件210。总线节点设定组件210包括总线节点预充电晶体管T4和总线节点放电晶体管T5。页缓冲器PB通过第三传输晶体管T6连接到高速缓存锁存器CL。高速缓存重置晶体管T7连接在高速缓存锁存器CL的节点QC与地之间。

锁存晶体管T1的栅极端子连接到主锁存器ML1的节点QM。锁存晶体管T1连接在第一传输晶体管T2与地之间。第一传输晶体管T2连接在节点SO与锁存晶体管T1之间。第二传输晶体管T3连接在节点SO与总线节点PBUS之间。第一锁存控制晶体管T8连接在主锁存器ML1的节点QM与节点NA之间。第二锁存控制晶体管T9连接在主锁存器ML1的节点QM_N与节点NA之间。锁存传输晶体管T10连接在节点NA与地之间。另外，锁存传输晶体管T10的栅极端子连接到节点SO。在图7所示的实施方式中，SO预充电晶体管T11和总线节点预充电晶体管T4可利用PMOS晶体管实现，其它晶体管可利用NMOS晶体管实现。

第一传输控制信号TRAN1、第二传输控制信号TRAN2和第三传输控制信号TRAN3分别施加到第一传输晶体管T2、第二传输晶体管T3和第三传输晶体管T6的栅极端子。第一锁存控制信号C1和第二锁存控制信号C2分别施加到第一锁存控制晶体管T8和第二锁存控制晶体管T9。SO预充电控制信号PRCH_SO、总线节点预充电控制信号CB_H_N和总线节点放电控制信号CB_L分别施加到SO预充电晶体管T11、总线节点预充电晶体管T4和总线节点放电晶体管T5的栅极端子。高速缓存重置控制信号CRST被施加到高速缓存重置晶体管T7的栅极端子。

SO预充电晶体管T11连接在电源电压V1与节点SO之间。总线节点预充电晶体管T4连接在电源电压V1与总线节点PBUS之间。总线节点放电晶体管T5连接在总线节点PBUS与地之间。

在图7中，示出总线节点设定组件210被包括在页缓冲器PB中的情况。因此，多个页缓冲器PB1至PBm中的每一个可包括总线节点设定组件。然而，由于总线节点PBUS共同连接到多个页缓冲器PB1至PBm，所以对于各个总线节点PBUS，可仅连接一个总线节点设定组件210，而非被包括在各个页缓冲器中。

通过图7所示的电路，存储在页缓冲器PB的主锁存器ML1中的比特数据可被发送到高速缓存锁存器CL，并且存储在高速缓存锁存器CL中的比特数据可被发送到主锁存器ML1。主锁存器ML1与高速缓存锁存器CL之间的数据传输方法将稍后参照图8A、图8B、图9A和图9B来描述。

图8A和图8B是示出图7所示的主锁存器的数据发送到高速缓存锁存器的方法的图。

首先，图8A示出比特数据“1”被存储在主锁存器ML1中的情况。最初，高速缓存重置控制信号CRST被启用为高电平，以使得高速缓存锁存器CL的节点QC的初始逻辑值变为0并且高速缓存锁存器CL的节点QC_N的初始逻辑值变为1。在本说明书中，特定节点的逻辑值为“0”意指对应节点的电压变为低电平或0V，特定节点的逻辑值为“1”意指对应节点的电压变为高电平。

首先，SO预充电控制信号PRCH_SO被启用为低电平，以使得SO预充电晶体管T11导通。因此，节点SO通过电源电压V1预充电(①)。随后，总线节点预充电控制信号CB_H_N被启用为低电平，以使得总线节点PBUS预充电至电源电压V1(②)。

由于主锁存器ML1的节点QM具有逻辑值“1”，所以锁存晶体管T1导通。在这种状态下，第一传输控制信号TRAN1、第二传输控制信号TRAN2和第三传输控制信号TRAN3全部被启用为高电平，以使得第一传输晶体管T2、第二传输晶体管T3和第三传输晶体管T6导通。由于锁存晶体管T1导通，所以从总线节点PBUS和节点SO到地形成电流路径。因此，总线节点PBUS和节点SO中预充电的电压减小至0V(③)。因此，高速缓存锁存器CL的节点QC_N的逻辑值从最初的1改变为0，并且高速缓存锁存器CL的节点QC的逻辑值也从最初的0改变为1。最后，作为节点QC的逻辑值，存储在高速缓存锁存器CL中的比特数据的值变为“1”。对于呈现的各种实施方式，低逻辑电平对应于0V。具体地，表示低逻辑电平的电压可以是接地电压。然而，在其它实施方式中，低逻辑电平可对应于比逻辑高电平所对应的电压低的不同于0伏特的电压。

此外，图8B示出比特数据“0”被存储在主锁存器ML1中的情况。类似于图8A，最初，高速缓存重置控制信号CRST被启用为高电平，以使得高速缓存锁存器CL的节点QC的初始逻辑值变为0并且高速缓存锁存器CL的节点QC_N的初始逻辑值变为1。

另外，类似于图8A，SO预充电控制信号PRCH_SO被启用为低电平，以使得SO预充电晶体管T11导通。因此，节点SO通过电源电压V1预充电(①)。随后，总线节点预充电控制信号CB_H_N被启用为低电平，以使得总线节点PBUS预充电至电源电压V1(②)。

由于主锁存器ML1的节点QM具有逻辑值“0”，所以锁存晶体管T1截止。在这种状态下，第一传输控制信号TRAN1、第二传输控制信号TRAN2和第三传输控制信号TRAN3全部被启用为高电平。由于锁存晶体管T1截止，所以总线节点PBUS和节点SO到地的连接被锁存晶体管T1阻断。因此，维持最初预充电至电源电压V1的总线节点PBUS和节点SO的电压状态。由于总线节点PBUS的电压维持电源电压V1，所以即使当第三传输控制信号TRAN3被启用为高电平时，第三传输晶体管T6也截止。因此，高速缓存锁存器CL的节点QC_N的逻辑值维持最初的1，并且高速缓存锁存器CL的节点QC的逻辑值也维持最初的0。最后，作为节点QC的逻辑值，存储在高速缓存锁存器CL中的比特数据的值变为“0”。

如图8A和图8B所示，当数据从主锁存器ML1发送到高速缓存锁存器CL时，总线节点PBUS最初预充电至电源电压V1。如图6所示，总线节点PBUS由其它页缓冲器共享，因此，与节点SO不同，可消耗相当大量的电流以将总线节点PBUS预充电至电源电压V1。另外，当存储在主锁存器ML1中的数据为1(参见图8A)时，最初预充电至电源电压V1的总线节点PBUS放电至0V。在一些实施方式中，当存储在主锁存器ML1中的数据为1(参见图8A)时，最初预充电至电源电压V1的总线节点PBUS放电至表示逻辑值0的电压。即，在数据传输处理中，总线节点PBUS的电压在电源电压V1和低电平或0V之间摆动。这意味着消耗大量电流以将数据从主锁存器ML1发送到高速缓存锁存器CL。

依据根据本公开的实施方式的半导体存储器装置，在主锁存器和高速缓存锁存器之间的数据传输中总线节点PBUS未预充电而是放电的情况下，PBUS的电压在低于电源电压V1的电压和0V之间摆动。因此，在主锁存器和高速缓存锁存器之间的数据传输中消耗的峰值电流可减小。

图9A和图9B是示出图7所示的高速缓存锁存器的数据发送到主锁存器的方法的图。

首先，图9A示出比特数据“1”被存储在高速缓存锁存器CL中的情况。由于比特数据“1”被存储在高速缓存锁存器CL中，所以节点QC具有逻辑值1。

最初，SO预充电控制信号PRCH_SO被启用为低电平，以使得SO预充电晶体管T11导通。因此，节点SO通过电源电压V1预充电(①)。因此，锁存传输晶体管T10导通。在这种状态下，第二锁存控制信号C2被启用为高电平，以使得第二锁存控制晶体管T9导通。由于第二锁存控制晶体管T9和锁存传输晶体管T10导通，所以主锁存器ML1的节点QM_N的初始逻辑值变为0，并且主锁存器ML1的节点QM的初始逻辑值变为1。

随后，总线节点预充电控制信号CB_H_N被启用为低电平，以使得总线节点PBUS预充电至电源电压V1(②)。

随后，第二传输控制信号TRAN2和第三传输控制信号TRAN3被启用为高电平，以使得第二传输晶体管T3和第三传输晶体管T6导通。因此，节点SO和总线节点PBUS连接到高速缓存锁存器CL的节点QC_N。

由于存储在高速缓存锁存器CL中的比特数据为“1”，所以节点QC_N具有逻辑值0。因此，从节点SO和总线节点PBUS到节点QC_N形成电流路径。因此，节点SO和总线节点PBUS中预充电的电压被放电。即，节点SO的电压从电源电压V1放电至0V。

随后，第一锁存控制信号C1被启用为高电平，以使得第一锁存控制晶体管T8导通。尽管第一锁存控制晶体管T8导通，但节点SO的电压处于节点SO的电压减小至0V的状态，因此，锁存传输晶体管T10处于截止状态。因此，由于节点NA未连接到地，所以即使当第一锁存控制晶体管T8导通时，主锁存器ML1的节点QM的逻辑值也维持1。最后，作为节点QM的逻辑值，存储在主锁存器ML1中的比特数据的值变为“1”。

此外，图9B示出比特数据“0”被存储在高速缓存锁存器CL中的情况。由于比特数据“0”被存储在高速缓存锁存器CL中，所以节点QC具有逻辑值0。

最初，SO预充电控制信号PRCH_SO被启用为低电平，以使得SO预充电晶体管T11导通。因此，节点SO通过电源电压V1预充电(①)。因此，锁存传输晶体管T10导通。在这种状态下，第二锁存控制信号C2被启用为高电平，以使得第二锁存控制晶体管T9导通。由于第二锁存控制晶体管T9和锁存传输晶体管T10导通，所以主锁存器ML1的节点QM_N的初始逻辑值变为0，并且主锁存器ML1的节点QM的初始逻辑值变为1。

随后，总线节点预充电控制信号CB_H_N被启用为低电平，以使得总线节点PBUS预充电至电源电压V1(②)。

随后，第二传输控制信号TRAN2和第三传输控制信号TRAN3被启用为高电平，以使得第二传输晶体管T3和第三传输晶体管T6导通。因此，节点SO和总线节点PBUS连接到高速缓存锁存器CL的节点QC_N。

由于存储在高速缓存锁存器CL中的比特数据为“0”，所以节点QC_N具有逻辑值1。因此，即使当第三传输晶体管T6导通时，总线节点PBUS的电压也维持电源电压V1。另外，即使当第二传输晶体管T3导通时，节点SO的电压也维持电源电压V1。由于节点SO的电压维持电源电压V1，所以锁存传输晶体管T10维持导通状态。

随后，第一锁存控制信号C1被启用为高电平，以使得第一锁存控制晶体管T8导通。由于第一锁存控制晶体管T8导通，并且锁存传输晶体管T10也处于导通状态，所以节点NA和节点QM连接到地。最后，作为节点QM的逻辑值，存储在主锁存器ML1中的比特数据的值变为“0”。

如图9A和图9B所示，当数据从高速缓存锁存器CL发送到主锁存器ML1时，总线节点PBUS最初预充电至电源电压V1。如图6所示，总线节点PBUS由其它页缓冲器共享，因此，与节点SO不同，可消耗相当大量的电流以将总线节点PBUS预充电至电源电压V1。另外，当存储在高速缓存锁存器CL中的数据为1(参见图9A)时，最初预充电至电源电压V1的总线节点PBUS放电至0V。即，在数据传输处理中，总线节点PBUS的电压在电源电压V1和0V之间摆动。这意味着消耗大量电流以将数据从主锁存器ML1发送到高速缓存锁存器CL。

依据根据本公开的实施方式的半导体存储器装置，在主锁存器和高速缓存锁存器之间的数据传输中总线节点PBUS未预充电而是放电的情况下，PBUS的电压在低于电源电压V1的电压和0V之间摆动。因此，在主锁存器和高速缓存锁存器之间的数据传输中消耗的峰值电流可减小。

图10是示出根据本公开的另一实施方式的页缓冲器PB和与其连接的高速缓存锁存器CL的结构的电路图。在图10中，将省略页缓冲器PB和与其对应的位线之间的连接关系的例示。

参照图10，页缓冲器PB包括主锁存器ML2、锁存晶体管T21、第一传输晶体管T22、第一锁存控制晶体管T27、第二锁存控制晶体管T28、第二传输晶体管T23、锁存传输晶体管T29、第一SO预充电晶体管T30、第二SO预充电晶体管T31、第三SO预充电晶体管T32和总线节点设定组件220。总线节点设定组件220包括总线节点放电晶体管T24。页缓冲器PB通过第三传输晶体管T25连接到高速缓存锁存器CL。高速缓存重置晶体管T26连接在高速缓存锁存器的节点QC与地之间。

锁存晶体管T21的栅极端子连接到主锁存器ML2的节点QM。锁存晶体管T21连接在第一传输晶体管T22与地之间。第一传输晶体管T22连接在节点SO和锁存晶体管T21之间。第二传输晶体管T23连接在节点SO和总线节点PBUS之间。第一锁存控制晶体管T27连接在主锁存器ML2的节点QM和节点NB之间。第二锁存控制晶体管T28连接在主锁存器ML2的节点QM_N和节点NB之间。锁存传输晶体管T29连接在节点NB与地之间。另外，锁存传输晶体管T29的栅极端子连接到节点SO。第一SO预充电晶体管T30和第二SO预充电晶体管T31连接在电源电压V1和节点SO之间。例如，第一SO预充电晶体管T30连接在节点NC和节点SO之间。第二SO预充电晶体管T31连接在节点NC和电源电压V1之间。第三SO预充电晶体管T32连接在电源电压V1和第一SO预充电晶体管T30之间。例如，第三SO预充电晶体管T32连接在节点NC和电源电压V1之间。在图10所示的实施方式中，第一至第三SO预充电晶体管T30、T31和T32可利用PMOS晶体管实现，其它晶体管可利用NMOS晶体管实现。

第一传输控制信号TRANA、第二传输控制信号TRANB和第三传输控制信号TRANC分别施加到第一传输晶体管T22、第二传输晶体管T23和第三传输晶体管T25的栅极端子。第一锁存控制信号C1和第二锁存控制信号C2分别施加到第一锁存控制晶体管T27和第二锁存控制晶体管T28的栅极端子。第一SO预充电控制信号PRCH_1和第二SO预充电控制信号PRCH_2分别施加到第一SO预充电晶体管T30和第三SO预充电晶体管T32的栅极端子。第二SO预充电晶体管T31的栅极端子连接到主锁存器ML2的节点QM。总线节点放电控制信号CB_L被施加到总线节点放电晶体管T24的栅极端子。高速缓存重置控制信号CRST被施加到高速缓存重置晶体管T26的栅极端子。

总线节点放电晶体管T24连接在总线节点PBUS与地之间。

在图10中，示出了总线节点设定组件220被包括在页缓冲器PB中的情况。因此，多个页缓冲器PB1至PBm中的每一个可包括总线节点设定组件。然而，由于总线节点PBUS共同连接到多个页缓冲器PB1至PBm，所以对于各个总线节点PBUS，可仅连接一个总线节点设定组件210，而不被包括在各个页缓冲器中。

通过图10所示的电路，存储在页缓冲器PB的主锁存器ML2中的比特数据可被发送到高速缓存锁存器CL，并且存储在高速缓存锁存器CL中的比特数据可被发送到主锁存器ML2。主锁存器ML2和高速缓存锁存器CL之间的数据传输方法将稍后参照图11A至图14描述。

图11A和图11B是示出图10所示的主锁存器的数据发送到高速缓存锁存器的方法的图。

首先，图11A示出比特数据“1”被存储在主锁存器ML2中的情况。最初，高速缓存重置控制信号CRST被启用为高电平，以使得高速缓存锁存器CL的节点QC的初始逻辑值变为0并且高速缓存锁存器CL的节点QC_N的初始逻辑值变为1。

总线节点放电控制信号CB_L被启用为高电平，以使得总线节点PBUS放电至0V(①)。此外，由于节点QM的逻辑值为1，所以锁存晶体管T21维持导通状态。随后，当第一传输晶体管T22和第二传输晶体管T23导通时，节点SO的电压从电源电压V1降低至接地电压(0V)，并且总线节点PBUS的电压维持最初的0V(②)。

因此，当第三传输晶体管T25导通时，节点QC_N的逻辑值从“1”改变为“0”，并且节点QC的逻辑值从“0”改变为“1”(③)。

图11B示出比特数据“0”被存储在主锁存器ML2中的情况。最初，高速缓存重置控制信号CRST被启用为高电平，以使得高速缓存锁存器CL的节点QC的初始逻辑值变为0并且高速缓存锁存器CL的节点QC_N的初始逻辑值变为1。

首先，总线节点放电控制信号CB_L被启用为高电平，以使得总线节点PBUS放电至0V(①)。此外，由于主锁存器ML2的节点QM的逻辑值为“0”，所以作为PMOS晶体管的第二SO预充电晶体管T31处于导通状态。在这种情况下，第一SO预充电控制信号PRCH_1被启用为低电平，以使得第一SO预充电晶体管T30导通。因此，节点SO预充电至电源电压V1。此外，第二传输控制信号TRANB被启用为电源电压V1。

由于第二传输晶体管T23的栅极电压是通过第二传输控制信号TRANB启用的电源电压V1，并且第二传输晶体管T23的漏极电压(即，节点SO的电压)也是电源电压V1，所以第二传输晶体管T23的源极电压(即，总线节点PBUS的电压)变为V1-Vth(②)。Vth是与第二传输晶体管T23的阈值电压对应的值。在图11B所示的实施方式中，施加到第二传输晶体管T23的栅极的电压是电源电压V1。在一些实施方式中，略低于电源电压V1的电压可用作施加到第二传输晶体管T23的栅极的电压。

在总线节点PBUS的电压为V1-Vth的情况下，第三传输控制信号TRANC被启用为高电平。因此，节点QC_N的逻辑值维持最初的“1”，并且节点QC的逻辑值也维持最初的“1”。即，当存储在主锁存器ML2中的比特数据为“1”时，高速缓存锁存器CL也维持比特数据“1”。

图12是示出主锁存器的数据发送到高速缓存锁存器的过程的时序图。

在图12中，依次示出总线放电控制信号CB_L、第一传输控制信号TRANA和第二传输控制信号TRANB、第三传输控制信号TRANC和第一SO预充电控制信号的电压电平以及总线节点PBUS和节点SO的电压电平的时序图。时段t1至t4示出当主锁存器ML2的节点QM的逻辑值为“1”时的操作，时段t4至t7示出当主锁存器ML2的节点QM的逻辑值为“0”时的操作。

首先，在时间t1，总线放电控制信号CB_L被启用为高电平，以使得总线节点PBUS放电至0V。在时间t2，当第一传输控制信号TRANA和第二传输控制信号TRANB被启用为电源电压V1时，节点SO的电压变为0V，并且总线节点PBUS的电压维持最初的0V。由于节点QM的逻辑值为“1”，所以第二SO预充电晶体管T31维持截止状态。因此，在时间t2，即使当第一SO预充电控制信号PRCH_1被启用为低电平时，节点SO的电压也变为0V。

随后，在时间t3，当第三传输控制信号TRANC被启用为电源电压V1时，存储在高速缓存锁存器中的值改变为1。

随后，在时间t4，总线放电控制信号CB_L被启用为高电平，以使得总线节点PBUS放电至0V。由于节点QM的逻辑值为“0”，所以第二SO预充电晶体管T31维持导通状态。在时间t5，当第一SO预充电控制信号PRCH_1被启用为低电平时，节点SO的电压变为V1。此外，在时间t5，当第二传输控制信号TRANB被启用为电源电压V1时，总线节点PBUS的电压值从最初的0V增加到V1-Vth。随后，在时间t6，即使当第三传输控制信号TRANC被启用为高电平(即，电源电压V1)时，存储在高速缓存锁存器CL中的值也维持0。

参照图8A和图8B所示的实施方式，在将数据从主锁存器ML1发送到高速缓存锁存器CL的过程中，总线节点PBUS的电压在0V和电源电压V1之间摆动。另一方面，参照图12，总线节点PBUS的电压电平在0V和V1-Vth之间摆动。因此，根据图10至图12所示的实施方式，总线节点PBUS的电压摆动宽度较窄，因此消耗较少量的电流。因此，在主锁存器和高速缓存锁存器之间的数据传输中消耗的峰值电流可减小。

图13A和图13B是示出图10所示的高速缓存锁存器的数据发送到主锁存器的方法的图。

首先，图13A示出比特数据“1”被存储在高速缓存锁存器CL中的情况。由于比特数据“1”被存储在高速缓存锁存器CL中，所以节点QC具有逻辑值1。

总线节点放电控制信号CB_L被启用为高电平，总线节点PBUS放电至0V(①)。随后，第一SO预充电控制信号PRCH_1和第二SO预充电控制信号PRCH_2被启用为低电平，以使得节点SO预充电至电源电压V1(②)。由于节点SO预充电至电源电压V1，所以锁存传输晶体管T29处于导通状态。在这种情况下，第二锁存控制信号C2被启用为高电平，以使得第二锁存控制晶体管T28导通。因此，主锁存器ML2的节点QM_N被初始化为逻辑值“0”，并且主锁存器ML2的节点QM被初始化为逻辑值“1”。

随后，第三传输控制信号TRANC被启用为高电平(即，电源电压V1的电平)，并且在启用第三传输控制信号TRANC的状态下启用第二传输控制信号TRANB。由于高速缓存锁存器CL的节点QC_N的逻辑值为“0”，所以总线节点PBUS的电压维持0V，并且节点SO的电压从最初的V1降低至0V。

由于节点SO的电压为0V，所以锁存传输晶体管T29截止。随后，即使当第一锁存控制信号C1被启用为高电平时，节点QM的逻辑值也维持为“1”。

图13B示出比特数据“0”被存储在高速缓存锁存器CL中的情况。由于比特数据“0”被存储在高速缓存锁存器CL中，所以节点QC具有逻辑值0。

总线节点放电控制信号CB_L被启用为高电平，总线节点PBUS放电至0V(①)。随后，第一SO预充电控制信号PRCH_1和第二SO预充电控制信号PRCH_2被启用为低电平，以使得节点SO预充电至电源电压V1(②)。由于节点SO预充电至电源电压V1，所以锁存传输晶体管T29处于导通状态。在这种情况下，第二锁存控制信号C2被启用为高电平，以使得第二锁存控制晶体管T28导通。因此，主锁存器ML2的节点QM_N被初始化为逻辑值“0”，并且主锁存器ML2的节点QM被初始化为逻辑值“1”。

随后，第三传输控制信号TRANC被启用为高电平。当节点QC_N的逻辑值为“1”，并且高速缓存锁存器CL的内部电源电压是电源电压V1时，节点QC_N的电压也可变为电源电压V1。当第三传输控制信号TRANC被启用为电源电压V1时，电源电压V1施加到第三传输晶体管T25的栅极。

由于第三传输晶体管T25的栅极电压是通过第三传输控制信号TRANC启用的电源电压V1，并且第三传输晶体管T25的漏极电压(即，节点QC_N的电压)也是电源电压V1，所以第三传输晶体管T25的源极电压(即，总线节点PBUS的电压)变为V1-Vth(③)。Vth是与第三传输晶体管T25的阈值电压对应的值。在图13B所示的实施方式中，施加到第三传输晶体管T25的栅极的电压是电源电压V1。在一些实施方式中，略低于电源电压V1的电压可用作施加到第三传输晶体管T25的栅极的电压。

在总线节点PBUS的电压是V1-Vth的情况下，第二传输控制信号TRANB被启用为高电平。因此，节点SO的电压维持作为初始电压值的V1。由于节点SO的电压是V1，所以锁存传输晶体管T29导通。随后，当第一锁存控制信号C1被启用为高电平时，节点QM的逻辑值从“1”改变为“0”。

图14是示出高速缓存锁存器的数据发送到主锁存器的过程的时序图。

在图14中，依次示出总线放电控制信号CB_L、第二传输控制信号TRANB、第三传输控制信号TRANC和第一SO预充电控制信号PRCH_1和第二SO预充电控制信号PRCH_2的电压电平以及总线节点PBUS和节点SO的电压电平的时序图。时段t11至t14示出当高速缓存锁存器CL的节点QC的逻辑值为“1”时的操作，时段t14至t17示出当高速缓存锁存器CL的节点QC的逻辑值为“0”时的操作。

首先，在时间t11，总线放电控制信号CB_L被启用为高电平，以使得总线节点PBUS放电至0V。此外，在时间t11，第一SO预充电控制信号PRCH_1和第二SO预充电控制信号PRCH_2被启用为低电平，以使得节点SO预充电至电源电压V1。

在时间t12，第三传输控制信号TRANC被启用为电源电压V1。在时间t13，第二传输控制信号TRANB被启用为电源电压V1。由于高速缓存锁存器CL的节点QC_N的逻辑值为“0”，所以总线节点PBUS的电压维持0V，并且节点SO的电压从最初的V1降低至0V。因此，存储在主锁存器ML2中的数据比特的值维持为“1”。

随后，在时间t14，总线放电控制信号CB_L再次被启用为高电平，以使得总线节点PBUS放电至0V。在时间t11，第一SO预充电控制信号PRCH_1和第二SO预充电控制信号PRCH_2被启用为低电平，以使得节点SO预充电至电源电压V1。

在时间t15，第三传输控制信号TRANC被启用为电源电压V1。由于高速缓存锁存器的节点QC_N的逻辑值为“1”，所以当第三传输控制信号TRANC被启用为电源电压V1时，总线节点PBUS的电压从最初的0V增加至V1-Vth。随后，在时间t16，第二传输控制信号TRANB被启用为电源电压V1。节点SO的电压维持最初的V1，并且存储在主锁存器ML2中的数据比特的值从“1”改变为“0”。

参照图9A和图9B所示的实施方式，在将数据从高速缓存锁存器CL发送到主锁存器ML1的过程中，总线节点PBUS的电压在0V和电源电压V1之间摆动。另一方面，参照图14，总线节点PBUS的电压电平在0V和V1-Vth之间摆动。因此，根据图10至图14所示的实施方式，总线节点PBUS的电压摆动宽度较窄，因此消耗较少量的电流。因此，在主锁存器和高速缓存锁存器之间的数据传输中消耗的峰值电流可减小。

图15是示出包括图1所示的半导体存储器装置100的存储器系统1000的框图。

参照图15，存储器系统1000包括半导体存储器装置100和控制器1200。

半导体存储器装置100可与参照图1至图14描述的半导体存储器装置相同或相似地配置和操作。以下，将省略重复的描述。

控制器1200连接到主机Host和半导体存储器装置100。控制器1200响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1200控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。控制器1200提供半导体存储器装置100与主机Host之间的接口。控制器1200驱动用于控制半导体存储器装置100的固件。

控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。RAM 1210用作处理单元1220的工作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的任一个。处理单元1220控制控制器1200的总体操作。

主机接口1230包括用于在主机Host与控制器1200之间交换数据的协议。在实施方式中，控制器1200被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机Host通信。

存储器接口1240与半导体存储器装置100接口。例如，存储器接口1240可包括NAND接口或NOR接口。

纠错块1250利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据的错误。

控制器1200和半导体存储器装置100可被集成到一个半导体装置中。在实施方式中，控制器1200和半导体存储器装置100可被集成到一个半导体装置中以构成存储卡。例如，控制器1200和半导体存储器装置100可被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。

控制器1200和半导体存储器装置100可被集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。如果存储器系统1000用作半导体驱动器SSD，则连接到存储器系统1000的主机Host的操作速度可显著改进。

作为另一示例，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置、或者构成计算系统的各种组件之一来提供。

在实施方式中，半导体存储器装置100或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的方式封装。

图16是示出图15所示的存储器系统1000的应用示例2000的框图。

参照图16，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。这多个半导体存储器芯片被分成多个组。

图16示出了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可与参照图1描述的半导体存储器装置100相同或相似地配置和操作。

各个组被配置为通过一个公共通道来与控制器2200通信。控制器2200与参照图15描述的控制器1200相同或相似地配置。控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。

在图16中，描述了多个半导体存储器芯片连接到一个通道的情况。然而，将理解，可修改存储器系统2000，使得一个半导体存储器芯片连接到一个通道。

图17是示出包括参照图16描述的存储器系统2000的计算系统的框图。

参照图17，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据被存储在存储器系统2000中。

图17示出了半导体存储器装置2100通过控制器2200连接到系统总线3500。然而，半导体存储器装置2100可直接连接到系统总线3500。控制器2200的功能可由中央处理单元3100和RAM 3200执行。

图17示出了提供参照图16描述的存储器系统2000。然而，存储器系统2000可由参照图15描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图15和图16描述的存储器系统1000和2000二者。

根据本公开，可提供一种能够减小峰值电流的半导体存储器装置。

尽管参照其特定实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述实施方式，而是应该不仅由所附权利要求，而且还由其等同物确定。

在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅为了方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。

此外，已在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。

相关申请的交叉引用

本申请要求2019年7月19日提交于韩国知识产权局的韩国专利申请号10-2019-0087880的优先权，其完整公开通过引用并入本文。