逐次比较型AD转换器以及逐次比较型AD转换方法

摘要

本发明提供一种逐次比较型AD转换器以及逐次比较型AD转换方法，能够高速进行高精度的AD转换。机床的负载显示装置，从驱动控制其机床的轴驱动控制部按预定时间取得机床的各轴的机械坐标值以及各轴的负载值。并且，根据所取得的各轴的按各预定时间的机械坐标值、和机床的机械结构的信息计算出工具末端部的三维坐标值从而求出工具轨迹。然后，在将该工具轨迹显示到显示装置时，在其工具轨迹上显示按预定时间存储的按各轴的负载值的矢量。

说明书

技术领域

本发明涉及逐次比较型AD转换器以及逐次比较型AD转换方法。

背景技术

在移动电话、PDA（Personal Digital Assistants：个人数字助理）、数码相 机等便携用电子设备中设置有用于控制电子设备内部的系统的微处理器，微处 理器对温度和电池的电压等进行监视来进行控制。因此大多在电子设备中设置 有检测温度和电池的电压等的传感器，微处理器中内置将来自这些传感器的模 拟信号转换成数字信号的AD转换器。并且，在内置于微处理器等的AD转换 器中，希望电路规模小，作为这样的AD转换器，公知有逐次比较型AD转换 器。

图18表示现有的逐次比较型AD转换器的一例的电路结构图。在图18中， 模拟电压Vin被输入到输入端子10。采样保持电路11以基准电压Vref为基准 对模拟输入电压Vin与DA转换器14的输出电压的差压进行采样和保持。

动态锁存比较器12将采样保持电路11的输出电压与基准电压Vref进行 比较，并将对模拟电压Vin与DA转换器14的输出电压的大小进行比较而得 的比较结果输出，比较结果被供给到逐次比较寄存器及运算部13。逐次比较 寄存器及运算部13根据从动态锁存比较器12提供的比较结果，来生成下一 DA转换用数据并供给到DA转换器14。并且，将作为最终的转换结果的数字 数据提供给输出电路16。

控制电路15被供给时钟以及变换开始指示，生成定时信号φ1、φ2、φ3 并提供给采样保持电路11和动态锁存比较器12，生成开始和结束等控制信号 并提供给逐次比较寄存器及运算部13。输出电路16输出为最终转换结果的数 字数据。

首先，使定时信号φ1=1、φ2=2，使采样保持电路11的开关SW1、SW3 接通，使开关SW2断开，对采样保持电路11的电容器C1以与（Vref-Vin） 相应的电荷进行充电。

然后，从DA转换器14输出DAC电压V_DAC，使定时信号φ1=0、φ2=1， 使采样保持电路11的开关SW1、SW3断开，使开关SW2接通，这时，电容 器C1的差动放大器11a侧的端子的电压V_A为V_A=Vref+（V_DAC-Vin）。即，电 压V_A以基准电压Vref为基准产生DAC电压V_DAC与输入电压Vin的差压。逐 次比较寄存器及运算部13根据从动态锁存比较器12提供的比较结果而生成下 一DA转换用数据。从DA转换用数据的最上位比特（MSB）到最下位比特 （LSB）反复执行上述的逐次比较动作，来生成作为最终的转换结果的数字数 据。

而在具有判定输入模拟电压与比较电压的大小的比较电路的逐次比较型 AD转换电路中，有如下结构的技术，比较电路具有：第一比较部和第二比较 部，该第一比较部和第二比较部共用多个放大级中的初级的放大级，第一比较 部具有与该初级放大级经结合电容而连接的第一放大级，第二比较部具有与该 初级放大级经结合电容而连接的第二放大级；以及第一比较点迁移电路和第二 比较点迁移电路，第一比较点迁移电路与第一放大级的输入端子连接，第二比 较点迁移电路与第二放大级的输入端子连接，第一和第二比较点迁移电路在分 别对输入模拟电压与比较电压的电位差进行放大时使比较电压向彼此相反的 方向移动预定量（参照专利文献1）。

另外，还有这样的技术，一种模拟数字转换器，其具有：DAC，其根据 多比特数字信号而输出参照模拟信号；第一和第二比较器，其将输入模拟信号 Vin与参照模拟信号进行比较；选择电路，其选择第一和第二比较器中的一方 的比较结果；以及控制电路，其根据所选择的比较结果，通过多个步骤使多比 特数字信号依次变化以使得参照模拟信号接近输入模拟信号，控制电路对选择 电路进行控制，使得到多个步骤的中途的中间步骤为止选择第一比较器的比较 结果，在中间步骤以后选择第二比较器的比较结果，控制电路使多比特数字信 号的比特值按照非二进制算法变化（参照专利文献2）。

现有技术文献

专利文献1：日本特开2010-245927号公报

专利文献2：日本特开2011-120011号公报

在图18所示的逐次比较型AD转换器中，DA转换器14开始DAC电压 V_DAC的输出后，电容器C1的差动放大器11a侧的端子的电压V_A稳定在 V_A=Vref+（V_DAC-Vin），动态锁存比较器12输出没有错误的比较结果所需的时 间即整定时间变长，存在逐次比较型AD转换器的转换时间长的问题。

另外，在专利文献1所记载的逐次比较型AD转换电路中，需要第一比较 部和第二比较部这两个比较部，需要使第一比较部和第二比较部的比较特性相 同，存在用于此目的的调整的工作量大的问题。

发明内容

本发明是鉴于上述问题而完成的，其目的在于提供一种能够高速地进行高 精度的AD转换的逐次比较型AD转换器以及逐次比较型AD转换方法。

本发明的一实施方式涉及的逐次比较型AD转换器具有：DA转换部（25）， 其对比近似值大的上侧转换用数据和比所述近似值小的下侧转换用数据分别 按顺序进行模拟化，并作为转换电压输出；

采样保持部（21），其对来自外部的输入电压与所述上侧转换用数据的所 述转换电压的差压、以及来自外部的输入电压与所述下侧转换用数据的所述转 换电压的差压进行采样和保持；

比较部（22、23A、23B），其根据所述采样保持部输出的所述差压输出第 一和第二比较结果，所述第一和第二比较结果是比较所述输入电压与所述上侧 转换用数据的所述转换电压的大小而得的结果和比较所述输入电压与所述下 侧转换用数据的所述转换电压的大小而得的结果；以及

运算部（27），其根据所述第一和第二比较结果来变更所述近似值，并且 根据变更后的所述近似值来变更下一上侧转换用数据和下侧转换用数据，

将通过所述运算部变更后的下一上侧转换用数据和下侧转换用数据提供 给所述DA转换部来反复进行所述采样和保持、所述比较以及所述变更，并将 最终变更后的近似值作为AD转换数据输出，

所述运算部根据所述第一和第二比较结果与输出上一次的所述上侧转换 用数据和所述下侧转换用数据的顺序，来决定输出所述下一上侧转换用数据和 所述下侧转换用数据的顺序。

优选的是逐次比较型AD转换器的特征在于，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压都小、且上一次的顺序为 先输出了所述上侧转换用数据的情况下，所述运算部（24）将下一顺序决定为 先输出所述上侧转换用数据，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压中的至少一方大、且上一 次的顺序为先输出了所述上侧转换用数据的情况下，所述运算部（24）将下一 顺序决定为先输出所述下侧转换用数据，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压中的至少一方小、且上一 次的顺序为先输出了所述下侧转换用数据的情况下，所述运算部（24）将下一 顺序决定为先输出所述上侧转换用数据，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压都大、且上一次的顺序为 先输出了所述下侧转换用数据的情况下，所述运算部将下一顺序决定为先输出 所述下侧转换用数据。

优选的是，所述运算部（24）将下一上侧转换用数据和下侧转换用数据相 对于所述变更后的近似值的变更量设定为所述近似值的变更量的1/2以下的 值。

优选的是，对于表示所述近似值的多比特中的下位比特，

所述DA转换部（25）代替所述上侧转换用数据和所述下侧转换用数据而 将所述近似值模拟化并作为转换电压输出，

所述采样保持部（21）代替与所述上侧转换用数据的所述转换电压和所述 下侧转换用数据的所述转换电压的差压，而对所述输入电压与所述近似值的所 述转换电压的差压进行采样和保持，

所述比较部（22、23A、23B）输出对所述输入电压与所述近似值的所述 转换电压的大小进行比较而得的第三比较结果，以代替输出所述第一和第二比 较结果，

所述运算部（24）代替所述第一和第二比较结果而根据所述第三比较结果 来变更所述近似值。

优选的是，对于表示所述近似值的多比特中的下位比特，

将通过所述运算部变更后的下一上侧转换用数据和下侧转换用数据供给 到所述DA转换部，并反复多次进行所述采样和保持、所述比较以及所述变更， 对变更后的近似值进行平均化并使用。

关于本发明的一个实施方式涉及的逐次比较型AD转换方法，其对比近似 值大的上侧转换用数据和比所述近似值小的下侧转换用数据分别按顺序进行 模拟化，并作为转换电压输出；

对来自外部的输入电压与所述上侧转换用数据的所述转换电压的差压、以 及来自外部的输入电压与所述下侧转换用数据的所述转换电压的差压进行采 样和保持；

根据所述采样保持部输出的所述差压输出第一和第二比较结果，所述第一 和第二比较结果是比较所述输入电压与所述上侧转换用数据的所述转换电压 的大小而得的结果和比较所述输入电压与所述下侧转换用数据的所述转换电 压的大小而得的结果；

根据所述第一和第二比较结果来变更所述近似值，并且根据变更后的近似 值来变更下一上侧转换用数据和下侧转换用数据，

将通过所述运算部变更后的下一上侧转换用数据和下侧转换用数据提供 给所述DA转换部来反复进行所述采样和保持、所述比较以及所述变更，并将 最终变更后的近似值作为AD转换数据输出，

根据所述第一和第二比较结果与输出上一次的所述上侧转换用数据和所 述下侧转换用数据的顺序，来决定输出所述下一上侧转换用数据和所述下侧转 换用数据的顺序。

优选的是，在所述第一和第二比较结果表示所述输入电压比所述上侧转换 用数据的所述转换电压与所述下侧转换用数据的所述转换电压都小、且上一次 的顺序为先输出了所述上侧转换用数据的情况下，将下一顺序决定为先输出所 述上侧转换用数据，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压中的至少一方大、且上一 次的顺序为先输出了所述上侧转换用数据的情况下，将下一顺序决定为先输出 所述下侧转换用数据，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压中的至少一方小、且上一 次的顺序为先输出了所述下侧转换用数据的情况下，将下一顺序决定为先输出 所述上侧转换用数据，

在所述第一和第二比较结果表示所述输入电压比所述上侧转换用数据的 所述转换电压与所述下侧转换用数据的所述转换电压都大、且上一次的顺序为 先输出了所述下侧转换用数据的情况下，将下一顺序决定为先输出所述下侧转 换用数据。

优选的是，将下一上侧转换用数据和下侧转换用数据相对于所述变更后的 近似值的变更量设定为所述近似值的变更量的1/2以下的值。

优选的是，对于表示所述近似值的多比特中的下位比特，

代替所述上侧转换用数据和所述下侧转换用数据而将所述近似值模拟化 并作为转换电压输出，

代替与所述上侧转换用数据的所述转换电压和所述下侧转换用数据的所 述转换电压的差压，而对所述输入电压与所述近似值的所述转换电压的差压进 行采样和保持，

输出对所述输入电压与所述近似值的所述转换电压的大小进行比较而得 的第三比较结果，以代替输出所述第一和第二比较结果，

代替所述第一和第二比较结果而根据所述第三比较结果来变更所述近似 值。

优选的是，对于表示所述近似值的多比特中的下位比特，

将通过所述运算部变更后的下一上侧转换用数据和下侧转换用数据供给 到所述DA转换部，并反复多次进行所述采样和保持、所述比较以及所述变更， 对变更后的近似值进行平均化并使用。

另外，上述括号内的参照符号是为了容易理解而附加的，其不过是一例而 已，并非限定于图示的方式。

根据本发明，能够高速地进行高精度的AD转换。

附图说明

图1是本发明的逐次比较型AD转换器的一个实施方式的电路结构图。

图2是图1的电路各部的信号波形图。

图3是表示本实施方式的动作的图。

图4是用于说明DA转换器的输出电压的变化与代码处理的图。

图5是逐次比较寄存器及运算部的一个实施方式的电路结构图。

图6是近似值与DA转换用数据的增量的关系图。

图7是表示比较结果与相对于顺序的比较数据的图。

图8A是逐次比较处理的第一实施方式的流程图。

图8B是逐次比较处理的第一实施方式的流程图。

图9是表示DA转换器的输出电压波形的图。

图10是表示DA转换器的输出电压波形的图。

图11是用于说明本实施方式的整定时间的图。

图12是表示现有电路的转换期间的仿真结果的图。

图13是表示本发明电路的转换期间的仿真结果的图。

图14A是逐次比较处理的第二实施方式的流程图。

图14B是逐次比较处理的第二实施方式的流程图。

图14C是逐次比较处理的第二实施方式的流程图。

图15A是逐次比较处理的第三实施方式的流程图。

图15B是逐次比较处理的第三实施方式的流程图。

图15C是逐次比较处理的第三实施方式的流程图。

图15D是逐次比较处理的第三实施方式的流程图。

图16是表示模拟输入/数字输出的切换概率分布的图。

图17是本发明的逐次比较型AD转换器的一个实施方式的变形例的电路 结构图。

图18是现有的逐次比较型AD转换器的一例的电路结构图。

符号说明

20：输入端子

21：采样保持电路

22：比较器

23A、23B：锁存电路

24：逐次比较寄存器及运算部

25：DA转换器

26：控制电路

27：输出电路

31A、31B：动态锁存比较器

具体实施方式

以下，根据附图对本发明的实施方式进行说明。

<电路结构>

图1表示本发明的逐次比较型AD转换器的一个实施方式的电路结构图。 在图1中，模拟电压Vin被输入到输入端子20。采样保持电路21以基准电压 Vref为基准对模拟输入电压Vin或者模拟电压Vin与DA转换器（DAC）25 的输出电压的差压进行采样和保持。

比较器22例如为动态锁存比较器，具有滞后（hysteresis）特性，将采样 保持电路21的输出电压与基准电压Vref进行比较，并在模拟电压Vin与DA 转换器25的输出电压的差压比基准电压Vref大时，将值为1的比较结果提供 给锁存电路23A、23B，在模拟电压Vin与DA转换器25的输出电压的差压比 基准电压Vref小时，将值为0的比较结果提供给锁存电路23A、23B。该比较 结果是对模拟电压Vin与DA转换器25的输出电压的大小进行比较而得到的， 在模拟电压Vin比DA转换器25的输出电压大时，比较结果的值为1，在模 拟电压Vin比DA转换器25的输出电压小时，比较结果的值为0。另外，采 样保持电路21和比较器22之间也可以是传递差动信号的方式。

锁存电路23A在定时信号φ3A的值为1（高电平）时将比较结果（CMPA） 锁存并提供给逐次比较寄存器及运算部24。锁存电路23B在定时信号φ3B的 值为1时将比较结果（CMPB）锁存并提供给逐次比较寄存器及运算部24。

逐次比较寄存器及运算部24根据从锁存电路23A、23B提供的比较结果 来判定该比特，并生成下一DA转换用数据，将下一DA转换用数据作为比较 数据提供给DA转换器25，并且将最终的转换结果提供给输出电路27。

控制电路26被从外部提供时钟以及转换开始的指示，生成定时信号φ1、 φ2、φ3A、φ3B并提供给采样保持电路21和锁存电路23A、23B，生成开 始和结束等控制信号并提供给逐次比较寄存器及运算部24。并且，控制电路 26将转换结束的指示输出到外部。输出电路27将为最终转换结果（近似值） 的数字数据输出到外部。

在图2所示的采样动作的定时，使定时信号φ1=1（高电平），使φ2=0（低 电平），使采样保持电路21的开关SW1、SW3接通，使开关SW2断开，对采 样保持电路21的电容器C1以与（Vref-Vin）对应的电荷进行充电。

接着，在图2的第一次比较A的定时，从DA转换器25输出DAC电压 V_DACA，使定时信号φ1=0、φ2=1，使采样保持电路21的开关SW1、SW3断 开，使开关SW2接通，这时，电容器C1的差动放大器21a侧的端子的电压 V_A为V_AA=Vref+（V_DACA-Vin）。即，电压V_A以基准电压Vref为基准，产生 DAC电压V_DACA与输入电压Vin的差压。锁存电路23A在定时信号φ3A的值 为1的定时对从比较器22提供的比较结果进行锁存并提供给逐次比较寄存器 及运算部24。

接下来，在图2的第一次比较B的定时，从DA转换器25输出DAC电 压V_DACB，使定时信号φ1=0、φ2=1，使采样保持电路21的开关SW1、SW3 断开，使开关SW2接通，这时，电容器C1的差动放大器21a侧的端子的电 压V_A为V_AB=Vref+（V_DACB-Vin）。即，电压V_A以基准电压Vref为基准，产生 DAC电压V_DACB与输入电压Vin的差压。锁存电路23B在定时信号φ3B的值 为1的定时对从比较器22提供的比较结果进行锁存并提供给逐次比较寄存器 及运算部24。对于第二次以后的比较A、B，也是同样的。

图3表示本实施方式的动作。在图3中，抽取示出了第（n-1）比特的比 较动作和第（n-2）比特的比较动作的部分。在本实施方式中，以设定于本来 的比较点的比较点为基准，向其上下移动而设定两个比较点。然后，越追加比 较次数，比较点的移动量ΔV越小。另外，也可以代替每次减小ΔV，而在第 k比特的比较动作时以满足ΔV≤FS/2ⁿ×2^（k-2）的方式设定ΔV，并使用相同值 直到最后，也可以使ΔV跳着减小。FS是能够进行AD转换的电压范围FSR （Full>

比较结果根据输入的电压范围用（1，0）、（0，1）、（0，0）这三种代码表 示。代码（1，0）表示锁存电路23A、23B的输出为1、1。代码（0，1）表 示锁存电路23A、23B的输出为0、1，代码（0，0）表示锁存电路23A、23B 的输出为0、0。

接下来，在第（n-2）比特的比较动作时，根据表示第（n-1）比特的比较 结果的三种代码，在其为（1，0）时，如图3的（1）所示，进行使比较点都 向高的方向移动后的比较。并且，在第（n-1）比特的比较结果为（0，1）时， 如（2）那样进行使比较点向靠近的方向移动后的比较，在比较结果为（0，0） 时，如（3）那样进行使比较点都向低的方向移动后的比较。即，根据上一次 的比较动作的比较结果（代码）在（1）、（2）、（3）的某一范围中进行下一比 较动作。由此，进行使两个比较点的移动量ΔV为冗余判定范围的冗余判定。

图4的（A）表示按照上述动作进行了AD转换时的转换动作中的DA转 换器25的输出电压的变化的一例。在以本来的比较点为基准上下移动来设定 两个比较点的本实施方式中，可知，在输入电压Vin的电位与本来的比较点很 近时，不易引起上位比特的误判定，最终可以获得错误少的转换结果。

另外，通过反复进行上述的比较而得到的结果（3种2比特代码）在逐次 比较寄存器及运算部24中，如图4的（B）所示，一位一位地错开并相加， 最下位比特进行舍弃等处理，由此，能获得本来的AD转换结果。另外，最下 位比特的处理不限定于舍弃也可以是进位。

图5表示逐次比较寄存器及运算部24的一个实施方式的电路结构图。在 图5中，逐次比较寄存器及运算部24具有比较判定和加减法电路24a、DAC 用寄存器24b、以及逐次比较寄存器（SAR）24c。比较判定和加减法电路24a 根据从锁存电路23A、23B供给的比较结果CMPA、CMPB来判定近似值SAR_i， 对判定出的近似值SAR_i进行加减法处理，生成用于获得下一近似值SAR_i+1的 DA转换用数据DACL_i、DACH_i。另外，DACL_i是下侧（值小的一侧）的DA 转换用数据，DACH_i是上侧（值大的一侧）的DA转换用数据。

并且，比较判定和加减法电路24a将下一比特的DA转换用数据DACL_i、 DACH_i保存到DAC用寄存器24b中，将该SAR_i保存到逐次比较寄存器24c 中。从DAC用寄存器24b依次读取DA转换用数据DACL_i、DACH_i，并提供 给DA转换器25。从逐次比较寄存器24c读出的该SAR_i为了进行用于获得下 一近似值SAR_i+1的加减法处理而被提供给比较判定和加减法电路24a，并且， 转换结果数字数据的所有比特被从逐次比较寄存器24提供给输出电路27。

对逐次比较寄存器及运算部24执行的处理进行说明。这里，对将模拟输 入Vin例如转换成12比特的数字数据的例子进行说明。

图6表示近似值SAR_i、DA转换用数据DACL_i、DACH_i与增量ΔSAR_i的 关系。在图6中，例如，SAR₁为2¹¹=2048，DACL₁=SAR₁-2^（n-3）=SAR₁-2⁹， DACH₁=SAR₁+2⁹。并且，DACL₂=SAR₂-2^（n-4）=SAR₂-2⁸，DACH₂=SAR₂+2^（n-4）=SAR₂+2⁸。

另外，在图6中自变更后的近似值SAR₂起的下一上侧转换用数据和下侧 转换用数据的变更量为从近似值SAR₁到SAR₂的变更量±2⁹的1/2（=2⁸），但 是，为近似值的变更量±2⁹的1/2（=2⁸）以下的值即可，使用者可以自由设定。

图7表示比较结果CMPA_i、CMPB_i和相对于顺序ORDER_i的设定于DAC 用寄存器24a、24b的比较数据DACA_（i+1）、DACB_（i+1），并且表示设定为比较 数据DACA_（i+1）、DACB_（i+1）的顺序ORDER_（i+1）的值。另外，比较数据DACA_i是先比较的值，比较数据DACB_i是后比较的值。顺序ORDER_i=0表示先进行 与上侧的DA转换用数据DACH_i的比较，再进行与下侧的DA转换用数据 DACL_i的比较。顺序ORDER_i=1表示先进行与下侧的DA转换用数据DACL_i的比较，再进行与上侧的DA转换用数据DACH_i的比较。另外，最初的顺序 ORDER₁的值例如初始设定为1。

在图7中，在例如比较结果CMPA_i=0、CMPB_i=0，顺序ORDER_i=0时， 在比较数据DACA_（i+1）中设定上侧的DA转换用数据DACH_（i+1），在比较数据 DACB_（i+1）中设定下侧的DA转换用数据DACL_（i+1）。并且，下次的顺序ORDER _（i+1）被设定为0。

另外，在比较结果CMPA_i=0、CMPB_i=1，顺序ORDER_i=0时，在比较数 据DACA_（i+1）中设定下侧的DA转换用数据DACL_（i+1），在比较数据DACB_（i+1）中设定上侧的DA转换用数据DACH_（i+1）。并且，下次的顺序ORDER_（i+1）被 设定为1。

在图7中，在比较结果CMPA_i和CMPB_i都为0、顺序ORDER_i为0时， 下一顺序ORDER_（i+1）为0，在比较结果CMPA_i和CMPB_i中的至少一方为1、 顺序ORDER_i为0时，下一顺序ORDER_（i+1）为1。

并且，在比较结果CMPA_i和CMPB_i中的至少一方为0、顺序ORDER_i为 1时，下一顺序ORDER_（i+1）为0，在比较结果CMPA_i和CMPB_i都为1、顺序 ORDER_i为1时，下一顺序ORDER_（i+1）为1。

通过如上所述地设定下一顺序ORDER_（i+1），能够尽可能缩小上一次的比 较中后输出的比较数据DACB_i与下一次的比较中先输出的比较数据DACA_（i+1）的变动量，能够尽可能缩短整定时间。其结果是能够尽可能减小在输出了比较 数据DACA_（i+1）时对电容器C1充电的电荷量，能够削减转换时的耗电。

<第一实施方式>

图8A和图8B表示逐次比较寄存器及运算部24执行的逐次比较处理的第 一实施方式的流程图。在图8A中，逐次比较寄存器及运算部24在步骤S1中 以i=1、ORDER₁=1来开始转换，在步骤S2中，开始模拟输入电压Vin的采 样，在步骤S3中结束采样。逐次比较寄存器及运算部24在步骤S4中开始比 较。

逐次比较寄存器及运算部24在步骤S5中将比较数据DACA_i提供给DA 转换器25，在步骤S6中取入比较结果CMPA。另外，逐次比较寄存器及运算 部24在步骤S7中将比较数据DACB_i提供给DA转换器25，在步骤S8中取 入比较结果CMPB。

在图8B中，逐次比较寄存器及运算部24在步骤S9中判别是否是CMPA=1 且CMPB=1，在CMPA=1且CMPB=1时，在步骤S10中将SAR_i+ΔSAR_i设定 为近似值SAR_（i+1）。在并非CMPA=1且CMPB=1时，在步骤S11中，判别是 否是CMPA=0且CMPB=0，在CMPA=0且CMPB=0时，在步骤S12中将SAR_i- ΔSAR_i设定为近似值SAR_（i+1）。在并非CMPA=0且CMPB=0时，在步骤S13 中将SAR_i设定为近似值SAR_（i+1）。

逐次比较寄存器及运算部24在步骤S14中使用图6和图7所示的关系设 定下一次的SAR_（i+1）、DACA_（i+1）、DACB_（i+1），在步骤S15中，使用图6和图 7所示的关系设定下一次的顺序ORDER_（i+1）。

逐次比较寄存器及运算部24在步骤S16中使i=i+1，在步骤S17中判别是 否是i=n。另外，n是转换的数字数据的比特数。在i≠n时前进到图8A的步 骤S5，在i=n时前进到步骤S18。

在i=n而进行LSB的处理时，在步骤S18中，逐次比较寄存器及运算部 24将比较数据DACA_i提供给DA转换器25，在步骤S19中取入比较结果 CMPA。逐次比较寄存器及运算部24在步骤S20中判别是否是CMPA=1，在 CMPA=1时，在步骤S21中将SAR_i设定为SAR_（i+1）。在并非CMPA=1时，在 步骤S22中将SAR_i-ΔSAR_i设定为SAR_（i+1）。然后，在步骤S23中将SAR_（i+1）设定为逐次比较寄存器（SAR）24c并作为转换数字数据输出，并结束处理。

图9和图10表示本实施方式中的输入电压Vin的情况下的DA转换器25 的输出电压波形。另外，图9表示比较期间t=10τ（τ为采样保持电路21的 时间常数）的情况，图10表示比较期间t=3τ（τ为采样保持电路21的时间 常数）的情况。

另外，由于现有电路的比较点是一个点，因此，正确判定DA转换器的输 出电压所需的整定时间需要图11的箭头T1的长度。与此相对地，在本实施方 式中，比较点为两点，两个比较点之间为冗余判定范围，因此，整定时间为箭 头T2的长度，比箭头T1的长度要短。

图12表示现有电路中的12比特的转换期间的仿真结果，图13表示本实 施方式中的12比特的转换期间的仿真结果。图12的现有电路中，12比特的 转换次数为13次，转换期间的合计为86.1τ（τ为时间常数），而图13的本 实施方式中12比特的转换次数为25次，转换期间的合计为47.2τ，转换次数 虽然比以往多但是转换期间变短。

由此，在第一实施方式中能够高速进行高精度的AD转换。并且，作为比 较部的比较器22为一个电路即可，不需要使多个比较器的包含偏移（offset） 的比较特性相同，不费工作量。

<第二实施方式>

图14A、图14B以及图14C表示逐次比较寄存器及运算部24执行的逐次 比较处理的第二实施方式的流程图。在该实施方式中对进行转换的12比特的 数字数据的上位m（m在n以下，例如为6）比特进行比较点为两点的冗余判 定，对于下位（12-m）比特进行比较点为一点的现有型判定。

在图14A中，逐次比较寄存器及运算部24在步骤S31中使i=1、ORDER₁=1 来开始转换，在步骤S32中开始模拟输入电压Vin的采样，在步骤S33中结束 采样。逐次比较寄存器及运算部24在步骤S34中开始比较。

逐次比较寄存器及运算部24在步骤S35中将比较数据DACA_i提供给DA 转换器25，在步骤S36中取入比较结果CMPA。另外，逐次比较寄存器及运 算部24在步骤S37中将比较数据DACB_i提供给DA转换器25，并且在步骤 S38中取入比较结果CMPB。

在图14B中，逐次比较寄存器及运算部24在步骤S39中判别是否是 CMPA=1且CMPB=1，在CMPA=1且CMPB=1时，在步骤S40中将SAR_i+Δ SAR_i设定为近似值SAR_（i+1）。在并非CMPA=1且CMPB=1的情况下，在步骤 S41中判别是否是CMPA=0且CMPB=0，在CMPA=0且CMPB=0的情况下， 在步骤S42中，将SAR_i-ΔSAR_i设定为SAR_（i+1）。在并非CMPA=0且CMPB=0 的情况下，在步骤S43中将SAR_i设定为SAR_（i+1）。

逐次比较寄存器及运算部24在步骤S44中使用图6和图7所示的关系设 定下一次的SAR_（i+1）、DACA_（i+1）、DACB_（i+1），在步骤S45中使用图6和图7 所示的关系设定下一次的顺序ORDER_（i+1）。逐次比较寄存器及运算部24在步 骤S46中使i=i+1，在步骤S47中判别是否为i=m+1。在i≠m+1的情况下，前 进到图14A的步骤S35，在i=m+1的情况下，前进到步骤S48。

在步骤S48中，逐次比较寄存器及运算部24将比较数据DACA_i提供给 DA转换器25，在步骤S49中取入比较结果CMPA。逐次比较寄存器及运算部 24在步骤S50中判别是否是CMPA=1，在CMPA=1时，在步骤S51中将SAR_i+ ΔSAR_i设定为SAR_（i+1）。在并非CMPA=1的情况下，在步骤S52中将SAR_i- ΔSAR_i设定为SAR_（i+1）。然后，在步骤S53中，使用图6和图7所示的关系 设定下一次的SAR_（i+1）、DACA_（i+1）、DACB_（i+1）。接着，在步骤S54中，使i=i+1， 在步骤S55中判别是否是i=n。在i≠n时前进到步骤S48，在i=n时前进到图 14C的步骤S56。

在步骤S56中，逐次比较寄存器及运算部24将比较数据DACA_i提供给 DA转换器25，在步骤S57中取入比较结果CMPA。逐次比较寄存器及运算部 24在步骤S58中判别是否是CMPA=1，在CMPA=1时，在步骤S59中将SAR_i 设定为SAR_（i+1）。在并非CMPA=1时在步骤S60中将SAR_i-ΔSAR_i设定为SAR _（i+1）。然后，在步骤S61中，将SAR_（i+1）设定到逐次比较寄存器（SAR）24C 并作为转换数字数据输出，并结束处理。

在该第二实施方式中，对于近似值SAR的变化即DA转换器25的输出电 压的变化比上位m比特小的下位（12-m）比特进行比较点为一点的现有型判 定，由此整体的比较次数减少，与第一实施方式相比能够缩短AD转换所需要 的时间。

<第3实施方式>

图15A、图15B、图15C以及图15D表示逐次比较寄存器及运算部24执 行的逐次比较处理的第三实施方式的流程图。在该实施方式中，在进行转换的 12比特的数字数据的上位m比特的冗余判定之后，使用冗余判定的SAR对下 位（12-m）比特重复进行x（x例如为4）次冗余判定并平均化，由此能够提 高冗余判定的精度。

在图15A中，逐次比较寄存器及运算部24在步骤S71中使i=1、j=0、 ORDER₁=1来开始转换，在步骤S72中开始模拟输入电压Vin的采样，在步骤 S73中结束采样。逐次比较寄存器及运算部24在步骤S74中开始比较。

逐次比较寄存器及运算部24在步骤S75中将比较数据DACA_i提供给DA 转换器25，在步骤S76中取入比较结果CMPA。另外，逐次比较寄存器及运 算部24在步骤S77中将比较数据DACB_i提供给DA转换器25，并且在步骤 S78中取入比较结果CMPB。

在图15B中，逐次比较寄存器及运算部24在步骤S79中判别是否是 CMPA=1且CMPB=1，在CMPA=1且CMPB=1时，在步骤S80中将SAR_i+Δ SAR_i设定为近似值SAR_（i+1）。在并非CMPA=1且CMPB=1的情况下，在步骤 S81中判别是否是CMPA=0且CMPB=0，在CMPA=0且CMPB=0的情况下， 在步骤S82中，将SAR_i-ΔSAR_i设定为SAR_（i+1）。在并非CMPA=0且CMPB=0 的情况下，在步骤S83中将SAR_i设定为SAR_（i+1）。

逐次比较寄存器及运算部24在步骤S84中使用图6和图7所示的关系设 定下一次的SAR_（i+1）、DACA_（i+1）、DACB_（i+1），在步骤S85中使用图6和图7 所示的关系设定下一次的顺序ORDER_（i+1）。逐次比较寄存器及运算部24在步 骤S86中使i=i+1，在步骤S87中判别是否为i=m+1。在i≠m+1的情况下，前 进到图15A的步骤S75，在i=m+1的情况下，前进到步骤S88。

在步骤S88中，逐次比较寄存器及运算部24将上位m比特的比较结果即 SAR_（i+1）保存（save）为变量A。接着，在步骤S89中逐次比较寄存器及运算 部24将比较数据DACA_i提供给DA转换器25，在步骤S90中取入比较结果 CMPA。并且，逐次比较寄存器及运算部24在步骤S91中将比较数据DACB_i提供给DA转换器25，在步骤S92中取入比较结果CMPB。

逐次比较寄存器及运算部24在图15C的步骤S93中判别是否是CMPA=1 且CMPB=1，在CMPA=1且CMPB=1时，在步骤S94中将SAR_i+ΔSAR_i设定 为SAR_（i+1）。在并非CMPA=1且CMPB=1的情况下，在步骤S95中判别是否 是CMPA=0且CMPB=0，在CMPA=0且CMPB=0的情况下，在步骤S96中， 将SAR_i-ΔSAR_i设定为SAR_（i+1）。在并非CMPA=0且CMPB=0的情况下，在 步骤S97中将SAR_i设定为SAR_（i+1）。

逐次比较寄存器及运算部24在步骤S98中使用图6和图7所示的关系设 定下一次的SAR_（i+1）、DACA_（i+1）、DACB_（i+1），在步骤S99中使用图6和图7 所示的关系设定下一次的顺序ORDER_（i+1）。逐次比较寄存器及运算部24在步 骤S100中使i=i+1，在步骤S101中判别是否为i=n。在i≠n的情况下，前进 到图15B的步骤S89，在i=n的情况下，前进到图15D的步骤S106。

在图15D的步骤S106中，逐次比较寄存器及运算部24将比较数据DACA_i提供给DA转换器25，在步骤S107中取入比较结果CMPA。逐次比较寄存器 及运算部24在步骤S108中判别是否是CMPA=1，在CMPA=1时，在步骤S109 中将SAR_i设定为SAR_（i+1）。在并非CMPA=1时在步骤S110中将SAR_i-ΔSAR_i设定为SAR_（i+1）。

逐次比较寄存器及运算部24在步骤S111中将SAR_（i+1）设为（set）为变 量SAR，在步骤S112中将变量SAR的值设为变量B_j。接着，在步骤S113中， 使i=m+1、j=j+1。然后，逐次比较寄存器及运算部24在步骤S114中判别是 否是j=x，在并非j=x的情况下，在步骤S115中将保存为变量A的上位m比 特的比较结果设为变量SAR，并前进到步骤S89。另一方面，在j=x时，在步 骤S116中求出B₁～B_x的总和的平均AVE。接着，逐次比较寄存器及运算部24 在步骤S117中将平均AVE设定到逐次比较寄存器（SAR）24C并作为转换数 字数据输出，并结束处理。

如图16的（A）所示，在模拟输入/数字输出的切换概率分布集中在切换 点的情况下，冗余判定的精度良好。但是，如图16的（B）所示，在模拟输 入/数字输出的切换概率分布没有集中在切换点的情况下冗余判定的精度差， 但是通过实施第三实施方式，能够抑制冗余判定的精度的劣化。

另外，在步骤S112中也可以代替将变量SAR的值设为变量B_j，而将变量 SAR的值与变量A的值之差分设为变量B_j。此外，在步骤S116中求出差分 B₁～B_x的总和的平均△AVE，在步骤S117中将变量A的值与ΔAVE的相加值 设定到逐次比较寄存器（SAR）24C并作为转换数字数据输出。也可以这样变 更图15D的步骤S112、S116、S117。

在该第三实施方式中，通过对下位（12-m）比特反复进行x次冗余判定 并平均化，抗噪声性提高且能够提高冗余判定的精度。

另外，也可以将第三实施方式的步骤S89～S105置换为第二实施方式的步 骤S48～S55。

<变形例的电路结构>

图17是表示本发明的逐次比较型AD转换器的一个实施方式的变形例的 电路结构图。在图17中，向输入端子20输入模拟电压Vin。采样保持电路21 以基准电压Vref为基准，对模拟输入电压Vin或者模拟电压Vin与DA转换器 25的输出电压的差压进行采样和保持。

动态锁存比较器31A具有滞后特性，将采样保持电路21的输出电压与基 准电压Vref进行比较，并生成比较结果，在模拟电压Vin与DA转换器25的 输出电压的差压大于基准电压Vref时，该比较结果的值为1，在模拟电压Vin 与DA转换器25的输出电压的差压小于基准电压Vref时，该比较结果的值为 0。然后，动态锁存比较器31A在定时信号φ3A的值为1时对比较结果（CMPA） 进行锁存并提供给逐次比较寄存器及运算部24。

动态锁存比较器31B具有滞后特性，将采样保持电路21的输出电压与基 准电压Vref进行比较，并生成比较结果，在模拟电压Vin与DA转换器25的 输出电压的差压大于基准电压Vref时，该比较结果的值为1，在模拟电压Vin 与DA转换器25的输出电压的差压小于基准电压Vref时，该比较结果的值为 0。然后，动态锁存比较器31B在定时信号φ3B的值为1时对比较结果（CMPB） 进行锁存并提供给逐次比较寄存器及运算部24。

逐次比较寄存器及运算部24根据从动态锁存比较器31A、31B提供的比 较结果来对该比特进行判定，生成下一DA转换用数据，将下一DA转换用数 据作为比较数据提供给DA转换器25，并且将最终的转换结果提供给输出电 路27。

控制电路26被从外部提供时钟和转换开始指示，生成定时信号φ1、φ2、 φ3A、φ3B并提供给采样保持电路21和动态锁存比较器31A、31B，生成开 始、结束等控制信号并提供给逐次比较寄存器及运算部24。另外，控制电路 26将转换结束的指示输出到外部。输出电路27输出最终的转换结果（近似值） 的数字数据。