高速Ed25519验签算法硬件架构的设计与实现

摘要

针对区块链等特定场景对验签速度有较高要求的特点,设计了一种高速Ed25519验签算法的硬件架构。提出了基于交错NAF的多点乘算法,通过预计算和查表的方式,有效减少了点加、倍点的次数;采用Karatsuba乘法和快速约简方法实现模乘运算,并设计了不需要模加、模减的点加、倍点操作步骤,有效提升了点加、倍点运算的性能。针对解压过程中耗时的模幂运算,设计了模逆和模乘并行的模幂计算方法,提高了解压运算的性能。整个设计充分考虑了资源的复用,在Zynq-7020平台上实现需要13695个Slices,在81.61 MHz的时钟频率下,每秒能够完成8347次验签运算。