基于FPGA的咬尾卷积码编码器的实现

摘要

在阐述咬尾卷积码编码器基本工作原理的基础上,提出了基于Verilog HDL语言设计(2,l,6)咬尾卷积码编码器的方法.给出了利用现场可编程门阵列器件设计的咬尾卷积码编码器电路,并进行了编译和波形仿真,综合后下载到FlGA芯片Stratix Ⅱ Gx:EP2sGX9OFF1508C3中,测试结果表明该编码器具有实际的使用价值,更重要的是提高了无线通信系统的数据传输质量.