基于级联结构的低抖动小数分频频率综合器研究

摘要

为了更好的抑制由差分积分调制器(DSM,Delta-sigma modulator)引起的量化噪声、降低小数分频时钟源的时钟抖动,本文提出了一种基于双锁相环级联的抖动消除技术.通过前级整数分频锁相环的倍频提升后级小数分频锁相环DSM的工作频率,抑制系统的量化噪声;针对后级参考频率过高,引发相差转化困难的问题,本文提出一种新型的高速电荷泵,在不增加功耗的前提下更好地实现电流的动态匹配.基于180nm CMOS工艺完成级联系统设计,仿真结果显示系统输出频率范围为3～4G,抖动为137fs,功耗为47.7mW.