一种基于多FPGA的逻辑划分方法的研究与实现

摘要

随着集成电路产业的竞争日益激烈，芯片研发的重点已不仅局限于设计阶段，验证也逐渐变成影响项目开发的关键因素。相比于软件仿真等传统验证方法，基于多FPGA（Field Programmable Gate Array，现场可编程门阵列）的原型验证技术凭借其可反复擦除、可真实的模拟设计中的硬件行为等优势受到验证团队越来越多的重视。 本文正是基于多FPGA的验证思想，以一款LTE（Long Term Evolution，长期演进）基带芯片的原型验证为例展开论述，从FPGA板间互连接口设计、FPGA板间数据传输设计、时钟管理以及原型系统的搭建与测试等方面对基于多FPGA的逻辑划分方法进行了研究与实现。首先，针对原型验证系统逻辑划分的必要性进行了论证，并阐述系统划分带来的关键挑战：FPGA板间互连接口资源有限，数据在FPGA板间传输发生错误，每个FPGA时钟需要同步。 在FPGA板间互连接口模块的设计方面，本文了提出一种新的结构，通过在原有功能模块的基础上加入并串转换模块和串并转换模块，再利用BR（Ring Bus，环形总线）以及调整串并信号频率等方法，使得所需的FPGA板间互连接口数目减少为原来的1/30，有效的降低了设计对FPGA接口资源的需求。 针对FPGA板间数据传输的设计，本文给出了一种新的方法，通过使用锁住HREADY信号并延长HRESP信号的方法，保证了逻辑划分后数据在FPGA板间的正确传输。在多FPGA时钟管理方面，本文给出一种保证时钟同步的时钟管理方案，通过使所有的FPGA共用同一个基准时钟，并且每个FPGA使用相同的MMCM（Mixed Mode Clock Manager，混合模式时钟管理器）和倍频电路，有效的保证了每个FPGA板的时钟均处于同步状态。针对原型系统划分使复位信号在板间传输过程中带来的亚稳态风险，本文采用了异步复位同步释放电路对复位信号进行同步，消除了复位信号的亚稳态风险。 最后，从软硬件两方面阐述本文搭建的多FPGA原型验证平台，在平台上对本文的设计方案进行了功能测试。测试结果表明：多FPGA验证平台的功能符合设计要求；接口模块能够正常工作；数据在板间可以正确的传输；时钟管理方式合理；复位信号亚稳态消除。本文的多FPGA逻辑划分方法具有一定的创新性与可靠性。

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