40nm新型10管存储单元的研究及低功耗SRAM设计

摘要

随着SOC技术的迅猛发展，由电池供电的便携式电子产品得到了广泛应用，如智能手机、运动手环、ipad、部分汽车电子等。近年来半导体工艺已进入深亚微米甚至纳米阶段，工艺尺寸不断缩小，但是由于电池技术的缓慢发展以及芯片散热技术的不完善等导致功耗成为 SOC急需要解决的重要问题。而静态随机存储器 SRAM是SOC的重要组成部分，且其占芯片总面积的比例越来越大。而芯片功耗大小直接影响到电池的使用寿命，因此，研究SRAM低功耗技术具有很强的现实意义。
　　本文首先分析了SRAM的功耗来源以及降低SRAM功耗的常用方法，SRAM的功耗来源主要包括三部分：动态功耗、静态功耗、短路功耗，功耗与电源电压有着直接的关系，动态功耗与电源电压成二次方关系，静态功耗和短路功耗与电源电压成一次方关系，因此降低电源电压能够给 SRAM带来大幅度的功耗降低。由于传统的6管存储单元在电源电压降低时会出现可靠性变差、写能力不足、甚至读写错误的缺陷，本文设计了新型10管存储单元，独特的电路结构决定了它可以工作在低电源电压下。为了说明存储单元的性能优越，本文对它在不同PVT下的各个参数进行了仿真分析，参数包括:静态噪声容限SNM、写裕度WM、读电流Read Current、漏电流Leakage、最大字线数MaxWL。
　　本文根据10管存储单元的特点，设计了相应的外围电路，包括时序控制电路、灵敏放大器电路、二级译码电路、Tracking电路等，并在SMIC40nm工艺下搭建了一个1024x16的16Kb SRAM。通过对SRAM的写入读出仿真，验证了其功能的正确性，之后我们不断降低 SRAM的电源电压，并调整相应时钟频率，仿真分析出本文设计的SRAM最低工作电压为0.5V，此时的时钟频率为500KHz，在TT工艺角、温度25℃条件下，读功耗约为0.371uW、写功耗为0.334uW、静态功耗为0.115uW，实现了电源电压的大幅降低，从而使SRAM功耗得到显著减小，达到了低功耗SRAM的设计目标。

目录

声明

第一章 绪论

1.1 研究背景

1.2 SRAM存储单元

1.3 国内外低电压SRAM的研究现状

1.4 论文的主要工作

1.5 论文的结构

第二章 新型10管存储单元分析与设计

2.1 10管存储单元结构

2.2 10管存储单元基本操作

2.3 存储单元尺寸设计

2.4 10管存储单元性能

2.5 10管存储单元最低工作电压

2.6 本章小结

第三章 SRAM外围电路设计

3.1 16K SRAM整体电路结构

3.2 SRAM电路工作原理

3.3 灵敏放大器设计

3.4 译码电路设计

3.5 时序控制电路设计

3.6 Tracking电路

3.7 本章小结

第四章 仿真结果分析及版图设计

4.1 SRAM整体功能仿真

4.2 低电压下SRAM功能仿真

4.3 功耗仿真

4.4 读写时间仿真

4.5 SRAM版图设计

4.6 SRAM性能分析

4.7 本章小结

第五章 总结与展望

5.1 总结

5.2 展望

参考文献

攻读学位期间本人出版或公开发表的论著、论文

致谢