声明
主要符号对照表
1 绪 论
1.1 研究背景
1.2 图像目标检测硬件加速系统架构综述
1.2.1 图像目标检测硬件加速系统架构
1.2.2 国内外研究现状
1.2.3 研究趋势
1.3 论文工作
1.4 论文结构
2 可扩展协处理器架构
2.1 协处理器特性
2.2 可扩展协处理器架构
2.3 可扩展协处理器架构设计挑战点
2.3.1 IP相关性分析
2.3.2 高速数据传输分析
2.3.3 IP并行性分析
2.3.4 架构可扩展性与通用性分析
2.4 本章小结
3 可扩展协处理器的关键技术研究
3.1 IP相关性解决
3.2 高速数据传输机制解决
3.2.1 高带宽数据传输机制
3.2.2 存储器层次结构及访问方式
3.3 IP并行性开发
(1)多IP 并行工作的同步机制
(2)检错与错误恢复机制
3.4 架构可扩展性与通用性解决机制
3.4.1 标准IP接口
3.4.2 微处理器与可扩展协处理器接口
3.4.3 命令包格式
3.5 本章小结
4 可扩展协处理器关键模块设计
4.1 I/O接口模块电路设计
(1)数据通信
(2)命令交互
4.2 包处理模块设计
4.2.1 主命令包解析模块
4.2.2 副命令包解析模块
4.3 资源调度模块设计
调度策略
调度实现
4.4 数据传输单元设计
4.4.1 IP结果数据传输单元
4.4.2 微处理器图像数据传输单元
4.4.3 RAM数据传输单元
4.4.4 仲裁机制
4.5 本章小结
5 可扩展协处理器验证及实现
5.1 可扩展协处理器验证
5.1.1 RTL级验证方法
5.1.2 RTL级验证结果分析
5.2 可扩展协处理器板级有效性验证
5.2.1 可扩展协处理器架构板级系统搭建
5.2.2 可扩展协处理器架构在FPGA上的时序约束
5.2.3 板级实现结果分析
5.3 可扩展协处理器控制部件性能和参数分析
(1)可扩展协处理器控制部件性能
(2)资源消耗
(3)功耗分析
5.4 本章小结
6 总结和展望
6.1 总结与创新点
6.2 工作展望
致谢
参考文献
华中科技大学;