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一种对工艺不敏感的自校正带隙基准技术

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本文提出一种对工艺不敏感的自校正带隙基准技术,自校正技术提高了带隙基准的初始精度.由于工艺的变化,各元器件失配所造成的失调电压,被一个6位的寄存器修调阵列平均化,修调所需的码由电路自身产生.通过自校正,该带隙基准的3σ精度从±12.6％减少到±1.0％.该电路的功耗为43.5uW,面积为0.025mm2,采用标准的65nm IP6M CMOS工艺.

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来源
《2013年全国博士生学术论坛——电子薄膜与集成器件》|2013年|122-127|共6页
会议地点成都
作者
Kejun Wu; 吴克军; Xinjie Jin; 金兴杰; Junming Han; 韩军明; Liang Li; 李亮; Ma Zhu; 朱马; Ning Ning; 宁宁;
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作者单位

教育部;

国务院学位委员办公室;

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会议组织
正文语种
原文格式 PDF
中图分类测试、调整及设备;
关键词
带隙基准电路; 自校正技术; 修调阵列; 元器件失配;

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